存储器件及其擦除和验证方法

本申请是申请日为2020年4月28日、申请号为202080000933.4、发明名称为“存储器件及其擦除和验证方法”的发明专利申请的分案申请。

技术领域

本发明涉及存储器件及其擦除和验证方法，并且更具体而言，涉及能够增加沟道放电时间以避免虚假错误验证的存储器件及其擦除和验证方法。

背景技术

半导体存储器广泛应用于各种电子装置中，例如蜂窝电话、数码相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置中。非易失性存储器允许信息被存储和保存。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)和电可擦可编程只读存储器(电可擦可编程只读存储器，EEPROM)。

近来，已经提出了使用三维(3D)堆叠存储器结构的超高密度存储器件，有时被称为位成本可缩放(BiCS)架构。例如，3D NAND堆叠闪存存储器件可以由交替的导电层和电介质层的阵列形成。在层中钻出存储孔以同时限定很多存储层。然后通过用适当的材料填充存储孔来形成NAND串。存储单元的控制栅由导电层提供。

每个平面NAND存储器由通过多条字线和位线连接的存储单元阵列构成。数据被逐页地编程到平面NAND存储器中或从平面NAND存储器读出，并被逐块地从平面NAND存储器擦除，即，块是常规的擦除操作的单位，并且页是常规的编程操作的单位。

对于现有的三维(3D)NAND闪存结构，在擦除阶段之后，需要验证阶段来验证擦除是否成功。然而，在3D NAND闪存中，在验证阶段中可能发生虚假错误。

发明内容

因此，本发明的目标是提供一种能够增加沟道放电时间以避免虚假错误验证的存储器件及其擦除和验证方法。

本发明公开了一种存储器件。该存储器件包括控制电路和多个存储块。多个存储块中的选定的存储块包括顶部选择栅、底部选择栅、多条字线、公共源极线和P阱。控制电路执行擦除和验证方法，其中，该擦除和验证方法包括：在擦除阶段期间擦除选定的存储块；以及在验证阶段期间，在顶部选择栅导通之前的维持周期期间维持底部选择栅导通。

本发明公开了一种用于存储器件的擦除和验证方法，其中，所述存储器件的多个存储块中的选定的存储块包括顶部选择栅、底部选择栅、多条字线、公共源极线和P阱。该擦除和验证方法包括：在擦除阶段期间擦除选定的存储块；以及在验证阶段期间，在顶部选择栅导通之前的维持周期期间维持底部选择栅导通。

在阅读以下各附图和视图所示的优选实施例的具体实施方式之后，本领域的普通技术人员毫无疑问将明了本发明的这些和其他目标。

附图说明

图1是示出了根据本发明实施例的一个NAND串的顶视图。

图2是示出了根据本发明实施例的一个NAND串的等效电路的图示。

图3是示出了根据本发明实施例的存储器件的示例性结构的图示。

图4是常规的擦除和验证过程的时序图。

图5A是根据本发明实施例的擦除和验证过程的时序图。

图5B是常规的擦除和验证过程和根据本发明实施例的擦除和验证过程的沟道电势的示意图。

图6A和图6B是根据本发明其他实施例的擦除和验证过程的时序图。

图7是根据本发明实施例的擦除和验证过程的示意图。

具体实施方式

在以下具体实施方式中，参考了附图，附图通过说明的方式示出了在其中可以实施本发明的具体实施例。充分详细地描述了这些实施例，以使本领域技术人员能够实践本发明。应当理解，本发明的各实施例尽管不同，但未必是相互排斥的。例如，本文结合一个实施例描述的特定特征、结构或特性可以在其他实施例中实施而不脱离本发明的精神和范围。另外，应当理解，每个所公开的实施例中的各个元件的位置或布置可以被修改而不脱离本发明的精神和范围。因此，以下具体实施方式不应当以限制性意义来理解，并且本发明的范围仅受所附权利要求(适当地解释)连同权利要求有权支配的等价物的完整范围的限定。在附图中，类似的数字在所有几幅图中是指相同或相似的功能。

在以下说明书和权利要求中，术语“包括”是以开放的方式使用的，因此应当被解释为表示“包括，但不限于”。而且，术语“耦合”意在表示间接或直接的电连接。因此，如果一个器件电连接到另一个器件，该连接可以是通过直接的电连接，或者是通过经由其他器件和连接的间接的电连接。“大致”表示在可接受的误差预算之内，本领域的技术人员能够在特定的误差预算之内解决技术问题并基本实现技术效果。

图1是示出了根据本发明实施例的NAND串的顶视图。图2是示出了其等效电路的图示。在使用NAND结构的闪存存储器系统中，多个晶体管被串联布置并且被夹置于两个选择栅之间，被称为NAND串。图1和图2中绘示的NAND串包括串联耦合并且被夹置于顶部选择栅SG_T、底部选择栅SG_B(在源极侧)和衬底Sub之间的四个晶体管101～104，其中衬底Sub包括P阱。顶部选择栅SG_T被布置为用于经由位线触点将NAND串连接到位线，并且可以通过向选择栅线SGTL施加适当的电压来控制顶部选择栅SG_T。底部选择栅SG_B被布置为用于将NAND串连接到公共源极线CSL，并且可以通过向选择栅线SGBL施加适当的电压来控制底部选择栅SG_B。公共源极线CSL穿过堆叠结构。晶体管101～104中的每个包括控制栅和浮置栅。例如，晶体管101包括控制栅CG1和浮置栅FG1，晶体管102包括控制栅CG2和浮置栅FG2，晶体管103包括控制栅CG3和浮置栅FG3，并且晶体管104包括控制栅CG4和浮置栅FG4。控制栅CG1连接到字线WL1，控制栅CG2连接到字线WL2，控制栅CG3连接到字线WL3，并且控制栅CG4连接到字线WL4。

出于说明性目的，图1和图2在NAND串中示出了四个存储单元。在其他实施例中，NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等。然而，NAND串中的存储单元的数量不限制本发明的范围。

用于使用NAND结构的闪存存储器系统的典型架构包括几个NAND串。每个NAND串通过由选择线SGBL控制的其底部选择栅SG_B连接到公共源极线CSL，并通过由选择线SGTL控制的其顶部选择栅SG_T连接到其相关联的位线。每条位线和经由位线触点连接到该位线的相应的(一个或多个)NAND串包括存储单元阵列的列。位线是与多个NAND串共享的。典型地，位线在垂直于字线的方向上在NAND串顶部上延伸，并且位线连接到一个或多个感测放大器。

图3是示出了根据本发明实施例的存储器件30的示例性结构的图示。存储器件30包括存储器阵列302和控制电路304。控制电路304被用于对存储器阵列302执行读取、写入、擦除和验证操作，并且控制电路304可以包括字线驱动器、位线驱动器、列解码器、感测电路、数据缓冲器、程序验证逻辑和擦除验证电路。存储器阵列302被分成存储单元的多个存储块，多个存储块被表示为BLOCK

在控制电路304以块为单位执行擦除操作时，必须要进行对应的验证操作以保证对应的存储单元被擦除，从而防止将导致3D NAND闪存存储器寿命缩短的数据残留或亚稳态。

更具体而言，在验证阶段中，使对应的存储单元传导，以通过测量对应的存储单元的阈值电压来检测对应的存储单元为“强”逻辑1还是“弱”逻辑1。如果对应的存储单元不够“强”，或者对应的存储单元的阈值电压不满足预定义阈值，则位单元可能在老化期间从逻辑1变为逻辑0，并且3D NAND闪存的可靠性劣化。因此，在擦除阶段之后，需要检查位单元以判断对应的存储单元的阈值电压是否满足预定义阈值。然而，在验证阶段中可能发生虚假错误。

详细地，请参考图4，图4是常规的擦除和验证过程的时序图，其中T1是验证阶段开始的时间，T2是顶部选择栅SG_T的电压开始达到导通电压Von的时间，并且T3是验证阶段结束的时间。如图4中所示，在选择存储块BLOCK

然后，在验证阶段中，字线被提供以验证电压Vv(例如，2.2V)，然后顶部选择栅SG_T、底部选择栅SG_B被提供以导通电压Von，并且最后字线再次被提供以验证电压Vv，以检查对应的存储单元的阈值电压是否满足预定义阈值。如果对应的存储单元的阈值电压不满足预定义阈值，即，验证阶段期间的验证失败，则执行另一擦除阶段和另一验证阶段，直到对应的存储单元的阈值电压满足预定义阈值，或者如果执行了预定义次数的验证失败的验证阶段，则生成错误消息。

然而，由于在擦除阶段中顶部选择栅SG_T和底部选择栅SG_B被浮置，在P阱的电压降低到零时，顶部选择栅SG_T和底部选择栅SG_B的电压相应地下降，并且然后低于导通电压Von，使得底部选择栅SG_B截止，并且因而沟道停止放电并且被浮置(如图5B的虚线中所示)。然后，在字线的电压在验证阶段期间(T1和T2之间)升高到验证电压Vv时，沟道的电势与字线的电压耦合，以保持在较高的电势。此后，当在验证阶段中(在T2之后)顶部选择栅SG_T和底部选择栅SG_B导通时，沟道与P阱连接，从而接地，使得沟道的电势迅速下降，并且因而字线的电压被耦合以相应地下降。结果，在第一验证阶段中发生虚假错误，这样需要另一擦除阶段和另一验证阶段，并且因而用低于所需值的阈值电压对对应的存储单元进行了过度擦除。

例如，如果对应的存储单元被擦除到强逻辑1，但被确定为弱逻辑1，那么需要另一擦除阶段来保证擦除成功。然而，擦除具有强逻辑1的对应的存储单元是冗余步骤，因为对应的存储单元在逻辑上足够强。结果，更多的虚假错误导致擦除阶段和验证阶段的周期更长，这导致存储器件30的可靠性和编程性能劣化。

相比而言，在本发明的擦除和验证过程中，在选择存储块BLOCK

更具体而言，请参考图5A和图5B，图5A是根据本发明实施例的擦除和验证过程的时序图，并且图5B是常规的擦除和验证过程和根据本发明实施例的擦除和验证过程的沟道电势的示意图。从图5A可以看出，在选择存储块BLOCK

在这样的情况下，在维持周期Pm期间，公共源极线CSL和沟道可以是连接的。因此，与常规的擦除和验证过程(在以上描述中具有由于字线耦合导致的较高的沟道电势和由于沟道放电耦合导致的字线的电压下降的问题)相比，在本发明中如图5B中的实线所示，在早期验证阶段(T1之后)中，沟道保持放电到零电势，由此增加了沟道放电时间并且避免了如图5A所示的字线的电压下降。可以通过参考常规的擦除和验证过程的以上描述来推导该擦除和验证过程的其他操作，例如，在擦除阶段期间(除了保持周期Pm之外)底部选择栅是被浮置的，并且为简洁起见下文不再叙述。结果，本发明增加了沟道放电时间，以避免之后的虚假错误验证，以改善擦除和验证过程的效率。

要指出的是，本发明的精神是在验证阶段期间在顶部选择栅SG_T导通之前的维持周期期间维持底部选择栅SG_B导通，以增加沟道放电时间，以避免由于沟道放电耦合而导致的字线的电压下降。本领域的技术人员可以做出修改或变更，其仍然属于本发明的范围。例如，在其期间底部选择栅SG_B导通的维持周期不限于图5A中所示的维持周期Pm，并且可以是其他时间间隔，只要维持周期是在验证阶段期间顶部选择栅SG_T导通之前即可。

例如，请参考图6A和图6B，图6A和6B是根据本发明其他实施例的擦除和验证过程的时序图。如图6A中所示，维持周期Pm’在验证阶段之内，即，从T1和T2之间的中点附近直到顶部选择栅SG_T被导通。在这样的情况下，尽管如常规的擦除和验证过程(如图5B的虚线所示)那样，沟道电势可能由于字线耦合而变高，但沟道仍然能够被放电，以迅速达到零电势，即使从T1和T2之间的中点开始(参考图5B的实线，可以使沟道迅速放电)。结果，即使维持周期Pm’比维持周期Pm更短，图6A的实施例也可以增加沟道放电时间，以避免由于沟道放电耦合而导致的字线的电压下降。

另一方面，如图6B中所示，维持周期Pm”从擦除阶段开始直到顶部选择栅SG_T被导通。在这样的情况下，沟道是传导的以使电子尽可能快地释放。

要指出的是，在以上实施例中，3D NAND闪存的默认值为逻辑1。然而，在其他实施例中，3D NAND闪存的默认值可以是逻辑0，并且擦除的移动是使存储单元从1到0。在实施例中，高电压(例如，1.1伏)表示逻辑1，并且在实施例中，逻辑1可以由低电压(例如，0伏)表示，但不限于此。然而，强逻辑1和逻辑0之间的预定义阈值在工艺技术之间可能会不同；例如，在22nm超低功率(22ULP)技术中，该阈值可以是0.7伏。本领域的技术人员可以相应地做出修改和变更，本文对此没有限制。

此外，尽管本发明避免了虚假错误验证，然而，如果对应的存储单元的阈值电压不满足预定义阈值，即，验证阶段期间的验证失败，则执行另一擦除阶段和另一验证阶段，直到对应的存储单元的阈值电压满足预定义阈值，或者如果执行了预定义次数的验证失败的验证阶段，则生成错误消息。确定擦除和验证过程失败的标准不受限制，并且可以基于阈值时间、为3D NAND闪存执行擦除和验证过程的阈值次数、或其任意组合。另外，阈值时间或阈值次数可以通过预先确定或校正来固定，可以是通过表格映射的数字、或相应地进行调整以适应实际情形。本领域的技术人员可以相应地对决策规则做出修改和变更，并且本文对此没有限制。

此外，可以修改擦除和验证过程以按顺序在多个擦除阶段之后具有验证阶段。例如，3D NAND闪存擦除和验证过程可以包括第一擦除阶段、第二擦除阶段和验证阶段。在实施例中，擦除和验证过程中的每个应当包括在其期间底部选择栅SG_B被导通的维持周期，以增加沟道放电时间，并且从而避免由于沟道放电耦合而导致的字线的电压下降。

要指出的是，上文陈述的实施例用于说明本发明的概念。本领域的技术人员可以做出修改和变更，并且本文对此没有限制。因此，只要在验证阶段期间顶部选择栅SG_T导通之前使底部选择栅SG_B导通，就满足本申请的要求，这在本申请的范围之内。

图7是根据本发明实施例的擦除和验证过程70的示意图。如图7中所示，3D NAND闪存擦除和验证过程70包括以下步骤：

步骤700：开始。

步骤702：在擦除阶段期间擦除选定的存储块；

步骤704：在验证阶段期间，在顶部选择栅SG_T导通之前的维持周期期间维持底部选择栅SG_B导通。

步骤706：结束。

可以参考以上描述推导出擦除和验证过程70的详细操作，并且为了简洁起见下文不再叙述。

总之，本发明通过在验证阶段期间在顶部选择栅SG_T导通之前的维持周期期间维持底部选择栅SG_B导通，增加了沟道放电时间，以避免由于沟道放电耦合而导致的字线的电压下降和虚假错误验证。

本领域的技术人员将容易发现，可以对该装置和方法做出多种修改和变更同时保持本发明的教导。因此，以上公开应当被解释为仅受所附权利要求的范围限制。