一种半导体结构及其制作方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(DynamicRandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。

每个存储单元通常包括电容器和晶体管，晶体管的漏极与位线相连、源极与电容器相连，电容器包括电容接触结构和电容，存储单元的字线能够控制晶体管的沟道区的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

目前有必要提高半导体结构的可靠性。

发明内容

本公开实施例提供一种半导体结构及其制作方法，至少可以提高半导体结构的可靠性。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：衬底，所述衬底包括相互间隔排布的有源区；埋入式字线结构，所述埋入式字线结构位于所述衬底内，且所述埋入式字线结构沿第一方向延伸，所述埋入式字线结构包括字线导电层；位线接触结构，所述位线接触结构位于所述有源区内，且至少部分所述位线接触结构的底面与所述字线导电层的顶面齐平，或者至少部分所述位线接触结构的底面低于所述字线导电层的顶面；埋入式位线结构，所述埋入式位线结构位于所述衬底内，所述埋入式位线结构沿第二方向延伸，所述埋入式位线结构位于所述位线接触结构的顶面。

在一些实施例中，沿所述第二方向上，所述位线接触结构在所述衬底表面的正投影与所述埋入式字线结构在所述衬底表面的正投影间隔。

在一些实施例中，所述位线接触结构沿所述第一方向贯穿所述有源区。

在一些实施例中，沿所述第二方向上，所述位线接触结构在所述衬底表面的正投影与所述埋入式字线结构在所述衬底表面的正投影之间的间距范围为2nm-10nm。

在一些实施例中，所述位线接触结构包括沿竖直方向叠置的第一接触部和第二接触部，所述第一接触部沿所述第二方向贯穿所述有源区，所述第一接触部的底面高于所述字线导电层的顶面；所述第二接触部位于所述第一接触部的下方，且所述第二接触部在所述衬底表面的正投影位于相邻所述埋入式字线结构在所述衬底表面的正投影之间，所述第二接触部的底面低于所述字线导电层的顶面。

在一些实施例中，所述第一接触部的底面与所述第二接触部的底面之间的高度差范围为5-15nm。

在一些实施例中，所述埋入式字线结构还包括字线隔离层，所述字线隔离层覆盖所述字线导电层的顶面，所述第一接触部与所述字线隔离层接触。

在一些实施例中，所述埋入式位线结构包括：位线导电层和位线隔离结构，所述位线隔离结构覆盖所述位线导电层的侧壁及顶面。

在一些实施例中，所述位线隔离结构位于所述位线接触结构的顶面。

在一些实施例中，所述位线隔离结构还覆盖所述位线接触结构的侧壁。

在一些实施例中，所述位线隔离结构中具有空气间隙，所述空气间隙至少位于所述有源区与所述埋入式位线结构之间。

在一些实施例中，还包括：着陆垫，所述着陆垫位于所述有源区的顶面；电容结构，所述电容结构位于所述着陆垫的顶面。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供衬底，所述衬底包括相互间隔排布的有源区；形成埋入式字线结构，所述埋入式字线结构位于所述衬底内，且所述埋入式字线结构沿第一方向延伸，所述埋入式字线结构包括字线导电层；形成位线接触结构，所述位线接触结构位于所述有源区内，且至少部分所述位线接触结构的底面与所述字线导电层的顶面齐平，或者至少部分所述位线接触结构的底面低于所述字线导电层的顶面；形成埋入式位线结构，所述埋入式位线结构位于所述衬底内，所述埋入式位线结构沿第二方向延伸，所述埋入式位线结构位于所述位线接触结构的顶面。

在一些实施例中，形成所述位线接触结构的方法包括：刻蚀所述有源区以形成第一沟槽，所述第一沟槽沿所述第二方向贯穿所述有源区；沿所述第一沟槽继续刻蚀所述有源区以形成第二沟槽，所述第二沟槽位于相邻所述埋入式字线结构之间，且沿所述第二方向上，所述第二沟槽在所述衬底表面的正投影与所述埋入式字线结构在所述衬底表面的正投影间隔；填充导电材料以形成所述位线接触结构，所述位线接触结构填充满所述第二沟槽。

在一些实施例中，所述填充导电材料以形成所述位线接触结构的过程中，还包括：向所述第一沟槽内填充导电材料以形成位于所述第一沟槽底部的位线接触结构。

在一些实施例中，形成所述第二沟槽的方法包括：沿所述第一沟槽继续刻蚀所述有源区，以形成第二初始沟槽，所述第二初始沟槽在所述衬底表面的正投影位于所述第一沟槽在所述衬底表面的正投影内；沿所述第一方向刻蚀所述第二初始沟槽暴露的所述有源区的侧壁，以形成沿所述第一方向贯穿所述有源区的第二沟槽。

在一些实施例中，形成所述位线接触结构之后还包括：形成位线侧墙结构，所述位线侧墙结构位于所述位线接触结构的顶面，且所述位线隔离结构覆盖所述第一沟槽的侧壁；形成位线导电层，所述位线导电层位于所述第一沟槽内，且与所述位线侧墙结构接触；形成位线盖层，所述位线盖层位于所述埋入式位线结构的顶面，且填充满所述第一沟槽，所述位线盖层与所述位线侧墙结构构成所述位线隔离结构。

在一些实施例中，形成所述位线接触结构之前还包括：形成位线侧墙结构，所述位线侧墙结构位于所述第一沟槽及所述第二沟槽的侧壁；形成位线接触结构，所述位线接触结构位于所述衬底的表面；形成所述位线接触结构之后还包括：形成位线导电层，所述位线导电层位于位线接触结构的顶面；形成位线盖层，所述位线盖层位于所述位线导电层的顶面，且填充满所述第一沟槽，所述位线盖层与所述位线侧墙结构构成所述位线隔离结构。

本公开实施例提供的技术方案至少具有以下优点：通过位于衬底内的埋入式字线结构可以增加半导体结构的集成度，通过设置位线接触结构位于有源区内，且通过控制至少部分位线接触结构的底面与字线导电层的顶面齐平或者控制至少部分位线接触结构的底面低于字线导电层的顶面，从而在增加半导体结构的集成度的同时可以增加位线接触结构与有源区的接触面积，提高有源区与位线接触结构之间连接的可靠性，且还可以降低位线接触结构与有源区之间接触电阻，通过设置埋入式位线结构位于衬底内，且位于位线接触结构的顶面，同样可以增加半导体结构的集成度。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的第一种半导体结构的俯视图；

图2为本公开一实施例提供的第一种半导体结构的剖面图；

图3为本公开一实施例提供的第二种半导体结构的剖面图；

图4为本公开一实施例提供的第二种半导体结构的俯视图；

图5为本公开一实施例提供的第三种半导体结构的俯视图；

图6为本公开一实施例提供的第三种半导体结构的剖面图；

图7为本公开一实施例提供的第四种半导体结构的俯视图；

图8为本公开一实施例提供的第五种半导体结构的俯视图；

图9为本公开一实施例提供的第四种半导体结构的剖面图；

图10为本公开一实施例提供的第六种半导体结构的俯视图；

图11为本公开一实施例提供的第七种半导体结构的俯视图；

图12为本公开一实施例提供的第五种半导体结构的剖面图；

图13为本公开一实施例提供的一种形成埋入式字线结构步骤的结构示意图；

图14为本公开一实施例提供的一种形成第一沟槽步骤的结构示意图；

图15为本公开一实施例提供的一种形成第二沟槽步骤的结构示意图；

图16为本公开一实施例提供的一种形成位线侧墙结构及位线接触结构步骤的结构示意图；

图17为本公开一实施例提供的一种形成埋入式位线结构步骤的结构示意图；

图18为本公开一实施例提供的一种半导体结构的制作方法过程中的一步骤对应的结构示意图；

图19为本公开一实施例提供的另一种形成第一沟槽和第二沟槽步骤的结构示意图；

图20为本公开一实施例提供的另一种形成位线接触结构步骤的结构示意图；

图21为本公开一实施例提供的另一种形成位线侧墙结构步骤的结构示意图；

图22为本公开一实施例提供的另一种形成位线导电层步骤的结构示意图；

图23为本公开一实施例提供的另一种形成埋入式位线结构步骤的结构示意图。

具体实施方式

随着关键尺寸的微缩，电容接触结构与位线接触结构之间的间距也越来越近，导致电容接触结构与位线接触结构之间容易出现短接，导致后续形成的电容结构与埋入式位线结构之间容易短接，影响半导体结构的可靠性。

本公开实施提供一种半导体结构，通过将位线接触结构设置在有源区内，通过控制至少部分位线接触结构的底面与字线导电层的顶面齐平或者控制至少部分位线接触结构的底面低于字线导电层的顶面，从而可以避免位线接触结构与后续形成的电容结构之间短接，从而可以避免埋入式位线结构与后续形成的电容结构之间短接，从而可以提高半导体结构的可靠性。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

参考图1至图12，其中，图1为本公开一实施例提供的半导体结构的第一种俯视图；图2为本公开一实施例提供的沿图1AA方向的一种剖视图；图3为本公开一实施例提供的沿图1AA方向的第二种剖视图；图4为本公开一实施例提供的半导体结构的第二种俯视图；图5为本公开一实施例提供的半导体结构的第三种俯视图；图6为本公开一实施例提供的沿图4或者图5中BB方向的一种剖视图；图7为本公开一实施例提供的半导体结构的第四种俯视图；图8为本公开一实施例提供的半导体结构的第五种俯视图；图9为本公开一实施例提供的沿图7或者图8中BB方向的一种剖视图；图10为本公开一实施例提供的半导体结构的第五种俯视图；图11为本公开一实施例提供的半导体结构的第六种俯视图；图12为本公开一实施例提供的沿图10或者图11中BB方向的一种剖视图。

在一些实施例中，半导体结构包括：衬底100，衬底100包括相互间隔排布的有源区110。

半导体结构包括：埋入式字线结构120，埋入式字线结构120位于衬底100内，且埋入式字线结构120沿第一方向X延伸，埋入式字线结构120包括字线导电层121。

半导体结构包括：位线接触结构130，位线接触结构130位于有源区110内，且至少部分位线接触结构130的底面与字线导电层121的顶面齐平，或者至少部分位线接触结构130的底面低于字线导电层121的顶面。

半导体结构包括：埋入式位线结构140，埋入式位线结构140位于衬底100内，埋入式位线结构140沿第二方向Y延伸，埋入式位线结构140位于位线接触结构130的顶面。

通过将位线接触结构130设置在有源区110内，通过控制至少部分位线接触结构130的底面与字线导电层121的顶面齐平或者控制至少部分位线接触结构130的底面低于字线导电层121的顶面，从而可以避免位线接触结构130与后续形成的电容结构之间短接，从而可以避免埋入式位线结构140与后续形成的电容结构之间短接，从而可以提高半导体结构的可靠性。

在一些实施例中，衬底100的材料可以是硅、锗或者锗化硅等材料，且还可以在衬底100的材料中进行掺杂，以衬底100的材料是硅为例，在衬底100中掺杂微量的三价元素，例如：硼、铟、镓或铝等，从而可以形成P型衬底；同理，在衬底100中掺杂微量的五价元素，例如：磷、锑、砷等，从而可以形成N型衬底，衬底100掺杂元素的选择可以根据实际的需求及产品性能等方面进行考量，本公开不对衬底100的材料及掺杂的元素进行限制。

在一些实施例中，衬底100可以包括有源区110及有源区110之间的隔离结构111，隔离结构111可以作为STI（shallow trench isolation）浅沟槽隔离结构以将相邻的有源区110进行隔离。

在一些实施例中，隔离结构111的材料可以仅包括氧化硅；在一些实施例中，隔离结构111的材料可以是多层膜层的堆叠，例如是氧化硅膜层及氮化硅膜层的堆叠。

在一些实施例中，字线导电层121可以包括第一导电子层122及第二导电子层123，其中，第二导电子层123覆盖在第一导电子层122的顶面，其中，第一导电子层122的材料可以是金属材料，例如是钨等，第二导电子层123的材料可以是半导体材料，例如是多晶硅等。通过设置第二导电子层123为低功函数材料可以减少第二导电子层123与有源区110之间材料的差异，从而降低字线导电层121的漏电情况，通过设置第一导电子层122为金属材料可以降低电阻以增加第一导电子层122的信号传输速率。

需要说明的是，这里的低功函数材料是指功函数比硅的中间间隙功函数更低的材料。

在一些实施例中，字线导电层121还可以是单层结构或者更多层的结构，本公开不对字线导电层121的层数进行限制。

在一些实施例中，埋入式字线结构120还可以包括：字线阻挡层（图中未示出），字线阻挡层覆盖在字线导电层121的表面，且位于字线导电层121与有源区110之间，通过设置字线阻挡层可以将字线导电层121与有源区110隔开，从而可以避免字线导电层121中的离子扩散至有源区110内，避免影响有源区110的性能。

在一些实施例中，字线导电层121包括第一导电子层122及第二导电子层123，字线阻挡层覆盖第一导电子层122的表面，也就是覆盖在金属材料的表面，从而避免金属材料的金属离子扩散至衬底内，避免污染衬底，从而可以提高半导体结构的可靠性。

在一些实施例中，埋入式字线结构120还可以包括：字线介质层124，字线介质层124位于有源区110与字线导电层121之间，通过形成字线介质层124可以避免有源区110与字线导电层121之间直接接触，避免有源区110中的载流子直接流向字线导电层121。

在一些实施例中，埋入式字线结构120包括字线阻挡层、第一导电子层122及第二导电子层123，字线阻挡层覆盖在第一导电子层122的表面，字线介质层124覆盖在第二导电子层123的表面及字线阻挡层的表面。

在一些实施例中，字线介质层124可以根据实际需求选择不同的材料，例如氧化硅或者氧化铪等等。

在一些实施例中，埋入式字线结构120还包括：字线隔离层125，字线隔离层125覆盖字线导电层121的顶面。

在一些实施例中，字线隔离层125可以是单层结构，在一些实施例中，字线隔离层125可以是多层结构。以字线隔离层125为单层结构为例，字线隔离层125可以是通过沉积绝缘材料形成，例如通过沉积氮化硅或者其他绝缘材料的方式形成字线隔离层125。

在一些实施例中，位线接触结构130用于连接埋入式位线结构140及有源区110，从而实现埋入式位线结构140与有源区110之间的信号传输。

在一些实施例中，字线导电层121包括：第一导电子层122及第二导电子层123，位线接触结构130的底面低于第二导电子层123的顶面，高于第一导电子层122的顶面。位线接触结构130深入衬底100，可以进一步压缩半导体结构在垂直方向上的空间，从而提高半导体结构的集成度，且通过控制位线接触结构130高于第一导电子层122的顶面，能够避免位线接触结构130和字线导电层121之间产生较大的寄生电容。

参考图4至图6，在一些实施例中，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影间隔。也就是说，在沿第二方向Y上，位线接触结构130与埋入式字线结构120间隔，通过控制位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影间隔可以避免位线接触结构130与埋入式字线结构120接触，从而可以避免位线接触结构130与埋入式字线结构120电连接，从而避免半导体结构出现异常，且通过设置位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影间隔可以便于工艺形成，可以减少工艺步骤。

在一些实施例中，埋入式字线结构120包括：字线导电层121及字线隔离层125，位线接触结构130可以与字线导电层121间隔。

在一些实施例中，沿第二方向Y上，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距范围为2nm-10nm，例如是3nm、5nm或者8nm等。可以理解的是，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距越大，位线接触结构130与埋入式字线结构120之间的间距也就越大，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距越小，位线接触结构130与埋入式字线结构120之间的间距也就越小，通过控制位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距范围为2nm-10nm，可以在降低位线接触结构130与埋入式字线结构120之间短接风险的同时，保证位线接触结构130与有源区110之间的接触面积较好，可以提高半导体结构的可靠性。

可以理解的是，若位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距小于2nm，位线接触结构130与埋入式字线结构120之间的间距较小，可能会导致位线接触结构130与埋入式字线结构120之间的寄生电容较大，且可能导致位线接触结构130与埋入式字线结构120之间短接；若位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影之间的间距大于10nm，位线接触结构130与埋入式字线结构120之间的间距过大，在整个半导体结构尺寸一定的情况下，位线接触结构130与埋入式字线结构120之间的间距越大，可以用于形成位线接触结构130的空间也就越小，导致位线接触结构130的尺寸较小，会降低位线接触结构130的导电性能。

在一些实施例中，参考图7至图12，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影部分重合，且位线接触结构130与字线导电层121间隔，控制位线接触结构130与字线导电层121间隔可以避免位线接触结构130与埋入式字线结构120之间电连接。

参考图5、图8及图11，在一些实施例中，位线接触结构130沿第一方向X贯穿有源区110。通过设置位线接触结构130沿第一方向X贯穿有源区110可以增加位线接触结构130与有源区110的接触面积，从而可以降低位线接触结构130与有源区110之间的接触电阻，提高位线接触结构130与有源区110之间连接的可靠性，可以提高半导体结构的可靠性。

在一些实施例中，沿第二方向Y上，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影间隔，且位线接触结构130沿第一方向X贯穿有源区110；在一些实施例中，位线接触结构130在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影部分重合，且位线接触结构130沿第一方向X贯穿有源区110。

参考图9及图12，在一些实施例中，位线接触结构130包括沿竖直方向叠置的第一接触部131和第二接触部132，第一接触部131沿第二方向Y贯穿有源区110，第一接触部131的底面高于字线导电层121的顶面；第二接触部132位于第一接触部131的下方，且第二接触部132在衬底100表面的正投影位于相邻埋入式字线结构120在衬底100表面的正投影之间，第二接触部132的底面低于字线导电层121的顶面。换句话说，可以将位线接触结构130分为两个部分，第一部分为位于字线导电层121之间的第二接触部132，第二部分为位于第二接触部132顶面的第一接触部131，第一接触部131与字线隔离层125接触，部分第一接触部131还与第二接触部132和字线导电层121之间的有源区110的顶面接触。相较于位于相邻的埋入式字线结构120之间的位线接触结构130，设置包括第一接触部131和第二接触部132的位线接触结构130可以增加位线接触结构130与有源区110的接触面积，且还能降低位线接触结构130自身的电阻，且由于位线接触结构130与字线导电层121之间还间隔有字线隔离层125，因此也不会导致位线接触结构130与字线导电层121之间出现短接。

在一些实施例中，第二接触部132的底面还可以与字线导电层121的顶面齐平。

在一些实施例中，第一接触部131和第二接触部132可以是一体成型结构，在一些实施例中，第一接触部131和第二接触部132还可以是分次成型，若第一接触部131和第二接触部132是分次沉积形成，还可以设置第一接触部131和第二接触部132的材料不同。

在一些实施例中，位线接触结构130的材料可以包括：多晶硅；在一些实施例中，位线接触结构130包括第一接触部131和第二接触部132，且第一接触部131和第二接触部132的材料不同，第二接触部132的材料可以是多晶硅，第一接触部131可以是其他导电材料；在一些实施例中，第二接触部132和第一接触部131都为掺杂的多晶硅，且第二接触部132的掺杂浓度大于第一接触部131的掺杂浓度。

在一些实施例中，第一接触部131的底面与第二接触部132的底面之间的高度差范围为5-15nm，例如是7nm、10nm或者13nm等。可以理解的是，第一接触部131的底面与第二接触部132的底面之间的高度差也就是在垂直于衬底100表面方向上第二接触部132的厚度，通过设置第二接触部132的厚度为5-15nm可以保证第二接触部132与有源区110连接的可靠性的同时降低第二接触部132自身的电阻。

在一些实施例中，位于字线导电层121上的第一接触部131的底面与字线导电层121顶面之间的间距为10nm-50nm，例如为20nm、30nm或者40nm等，第一接触部131的底面与字线导电层121顶面之间的距离越大，字线导电层121与位线接触结构130之间的寄生电容也就越少，第一接触部131的底面与字线导电层121顶面之间的距离越小，半导体结构的集成度也就可以越高，通过设置位于字线导电层121上的第一接触部131的底面与字线导电层121顶面之间的间距为10nm-50nm可以在减少字线导电层121与位线接触结构130之间的寄生电容的同时增加半导体结构的集成度。

在一些实施例中，埋入式位线结构140包括：位线导电层141和位线隔离结构142，位线隔离结构142覆盖位线导电层141的侧壁及顶面。位线导电层141也就是埋入式位线结构140中用于传输信号的部分，位线隔离结构142也就是埋入式位线结构140中保护位线导电层141及隔离位线导电层141和字线导电层121的部分，通过位线隔离结构142可以增加半导体结构的可靠性。

参考图2，在一些实施例中，位线隔离结构142还覆盖位线接触结构130的侧壁，也就是说，通过位线隔离结构142将位线接触结构130沿第一方向X排布的侧壁覆盖起来，从而可以增加位线接触结构130与埋入式字线结构之间的绝缘性，从而可以提高半导体结构的可靠性。

参考图3，在一些实施例中，位线隔离结构142位于位线接触结构130的顶面，换句话说，在沿有源区110延伸方向上，位线接触结构130的侧壁与有源区110接触连接，也就是位线隔离结构142整个位于位线接触结构130的顶面，从而可以增加位线接触结构130与有源区110的接触面积，降低位线接触结构130与有源区110的接触电阻。

参考图2及图3，在一些实施例中，位线隔离结构142可以包括第一隔离子层144，第一隔离子层144与有源区110接触；第二隔离子层145，第二隔离子层145位于第一隔离子层144远离有源区110的一侧；第三隔离子层146，第三隔离子层146位于第二隔离子层145的侧壁。通过设置位线隔离结构142由第一隔离子层144、第二隔离子层145及第三隔离子层146组成可以增加位线隔离结构142的绝缘性能。

在一些实施例中，第一隔离子层144的材料可以是氮化硅，第二隔离子层145的材料可以是氧化硅，第三隔离子层146的材料可以是氮化硅，也就是说，位线隔离结构142可以为N-O-N（氮化层-氧化层-氮化层）结构，通过在两层氮化层之间设置一层氧化层可以提高位线隔离结构142的绝缘性能，且可以减少埋入式位线结构140与埋入式字线结构120之间的寄生电容，且氮化层的材质较硬，通过设置两层氮化层还可以改善位线隔离结构142的形貌。

在一些实施例中，位线隔离结构142中具有空气间隙143，空气间隙143至少位于有源区110与埋入式位线结构140之间，通过设置位线隔离结构具有空气间隙143可以增加位线隔离结构142的绝缘性能，减少半导体结构的寄生电容，从而可以提高半导体结构的可靠性。

在一些实施例中，位线隔离结构142中的空气间隙143可以通过刻蚀去除第二隔离子层145的方式形成。

在一些实施例中，位线隔离结构142还可以包括：位线盖层148，位线盖层148位于位线导电层141的顶面。

在一些实施例中，位线盖层148的材料可以包括氮化硅等绝缘材料。

在一些实施例中，埋入式位线结构140还可以包括：位线阻挡层149，位线阻挡层149覆盖在位线导电层141的表面，可以避免位线导电层141内的离子扩散至有源区110内，避免影响有源区110的性能，可以提高半导体结构可靠性。

在一些实施例中，位线阻挡层149的材料可以包括氮化钛等。

在一些实施例中，半导体结构还可以包括：着陆垫150，着陆垫150位于有源区110的顶面；电容结构160，电容结构160位于着陆垫150的顶面。通过设置着陆垫150用于增加电容结构160与有源区110的接触面积。

可以理解的是，相较于在形成着陆垫150之前还会形成电容接触结构的相关技术，本公开实施例还可以减少形成电容接触结构的工艺步骤，本公开实施例提供的位线结构位于衬底100内，即，埋入式位线结构140，也就不会因为埋入式位线结构140而限制形成电容结构160的位置，因此可以通过直接控制形成着陆垫150及电容结构160的位置，从而可以直接形成6F2排布的电容结构，由于本公开实施例减少了形成电容接触结构的工艺步骤，因此也就不会存在电容接触结构与位线接触结构之间短接的风险，且本公开实施例中的位线接触结构130位于衬底100内，即使形成有电容接触结构也不存在电容接触结构与位线接触结构130之间短接的风险。

需要说明的是，在实际情况中，附图4、图5、图7、图8、图10及图11中的位线接触结构130会被部分遮盖或者全部被遮盖，此处为了便于说明将埋入式位线结构140透明化，以体现位线接触结构130的俯视图。

通过将位线接触结构130设置在有源区110内，通过设置至少部分位线接触结构130的底面与字线导电层121的顶面齐平或者设置至少部分位线接触结构130的底面低于字线导电层121的顶面，从而可以避免位线接触结构130与后续形成的电容结构160之间短接，从而可以避免埋入式位线结构140与后续形成的电容结构160之间短接，从而可以提高半导体结构的可靠性。

本公开另一实施例还提供一种半导体结构的制作方法，该半导体结构的制作方法可以用于形成上述半导体结构，以下将结合附图对本公开另一实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。

参考图13至图23及图1，本公开实施例提供的半导体结构的制作方法包括：提供衬底100，衬底100包括相互间隔排布的有源区110；形成埋入式字线结构120，埋入式字线结构120位于衬底100内，且埋入式字线结构120沿第一方向X延伸，埋入式字线结构120包括字线导电层121；形成位线接触结构130，位线接触结构130位于有源区110内，且至少部分位线接触结构130的底面与字线导电层121的顶面齐平，或者至少部分位线接触结构130的底面低于字线导电层121的顶面；形成埋入式位线结构140，埋入式位线结构140位于衬底100内，埋入式位线结构140沿第二方向Y延伸，埋入式位线结构140位于位线接触结构130的顶面。

通过形成位于有源区110内的位线接触结构130，且形成的位线接触结构130的底面与字线导电层121的顶面齐平或者形成至少部分位线接触结构130的底面低于字线导电层121的顶面，从而可以避免位线接触结构130与后续形成的电容结构之间短接，从而可以避免形成埋入式位线结构140与后续形成的电容结构160之间短接，从而可以提高半导体结构的可靠性。

参考图13至图17及图1，其中，图13至图17分别为沿图1AA方向及BB方向的剖面图，在一些实施例中，形成位线接触结构130的方法包括：刻蚀有源区110以形成第一沟槽170，第一沟槽170沿第二方向Y贯穿有源区110；沿第一沟槽170继续刻蚀有源区110以形成第二沟槽180，第二沟槽180位于相邻埋入式字线结构120之间，且沿第二方向Y上，第二沟槽180在衬底100表面的正投影与埋入式字线结构120在衬底100表面的正投影间隔；填充导电材料以形成位线接触结构130，位线接触结构130填充满第二沟槽180。

通过先形成第一沟槽170可以为后续形成埋入式位线结构140提供工艺基础，且通过形成第一沟槽170可以为形成用于容纳位线接触结构130的第二沟槽180提供工艺基础，通过刻蚀形成第二沟槽180以形成位于衬底100内的位线接触结构，从而可以避免位线接触结构130与后续形成的电容结构之间短接。

具体的，参考图13，图13为半导体结构制作方法中沿图1中AA及BB方向的剖面图，提供衬底100；形成埋入式字线结构120。

在一些实施例中，形成埋入式字线结构120可以是通过先刻蚀衬底100后沉积的方式形成埋入式字线结构120。

参考图14，图14为图13经过刻蚀工艺后形成的结构示意图，刻蚀有源区110形成第一沟槽170，第一沟槽170沿第一方向X延伸，在一些实施例中，可以通过掩膜刻蚀的方式刻蚀有源区110以形成第一沟槽170，通过掩膜刻蚀的方式可以形成图形精确的第一沟槽170，从而可以提高半导体结构的可靠性。

参考图15，图15为图14经过刻蚀工艺后形成的结构示意图，沿第一沟槽170继续刻蚀有源区110以形成第二沟槽180，第二沟槽180位于相邻的埋入式字线结构120之间，为避免后续形成的位线接触结构130与埋入式字线结构120接触，形成的第二沟槽180与字线导电层121间隔。

在一些实施例中，形成第二沟槽180的方式可以通过掩膜刻蚀的方式，可以通过先在第一沟槽170内形成牺牲层，再通过在牺牲层表面形成具有掩膜图形的掩膜层，并以掩膜层为掩膜刻蚀牺牲层及有源区110以形成第二沟槽180，形成第二沟槽180之后再去除牺牲层，从而可以确保形成第二沟槽180图形的精确性，避免第二沟槽180暴露字线导电层121的侧壁，避免后续形成的位线接触结构130与字线导电层121接触，避免位线接触结构130与埋入式字线结构120电连接，从而可以提高半导体结构的可靠性。

在一些实施例中，形成第二沟槽180的方法还可以包括：沿第一沟槽170继续刻蚀有源区110，以形成第二初始沟槽，第二初始沟槽在衬底100表面的正投影位于第一沟槽170在衬底100表面的正投影内；沿第一方向刻蚀第二初始沟槽暴露的有源区110的侧壁，以形成沿第一方向X贯穿有源区110的第二沟槽180。通过形成沿第一方向X贯穿有源区110的第二沟槽180可以增加后续形成填充满第二沟槽180的位线接触结构130与有源区110的接触面积，从而可以减少后续形成的位线接触结构130与有源区110的接触电阻，从而可以提高半导体结构的性能。

换句话说，形成的第二初始沟槽的形貌如图15中形成的第二沟槽，形成第二初始沟槽后还沿第一方向X继续刻蚀有源区110的侧壁，以使形成第二沟槽180的形貌如图5中的位线接触结构130的形貌，此时再通过填充导电材料的方式，便可以形成沿第一方向X贯穿有源区110的位线接触结构130，以增加位线接触结构130与有源区110的接触面积。

在一些实施例中，参考图18，图18为图14经过刻蚀工艺后形成的结构示意图，形成第二沟槽180的方式还可以包括：形成第一沟槽170，第一沟槽170暴露字线隔离层125及有源区110的表面；沿第一沟槽170继续刻蚀部分字线隔离层125及有源区110以形成第一子沟槽181，在垂直于衬底100表面的方向上，第一子沟槽181的底面低于第一沟槽170的底面，且第一子沟槽181暴露字线隔离层125的顶面及有源区110的顶面，也就是说，刻蚀形成第一子沟槽181的过程中并不将字线隔离层125刻蚀穿，而是顺着刻蚀形成第一沟槽170的方向继续刻蚀部分第一沟槽170暴露出来的字线隔离层125及有源区110，且形成的第一子沟槽181在衬底100表面的正投影位于第一沟槽170在衬底100表面的正投影内；形成第一子沟槽181之后继续刻蚀有源区110，以形成第二子沟槽182，形成的第二子沟槽182在衬底100表面的正投影位于第一子沟槽181在衬底100表面的正投影内，第二子沟槽182和第一子沟槽181构成第二沟槽180。

参考图9及图12，在一些实施例中，填充导电材料以形成位线接触结构130的过程中，还包括：向第一沟槽170内填充导电材料以形成位于第一沟槽170底部的位线接触结构130，也就是说，形成的位线接触结构130包括沿竖直方向叠置的第一接触部131和第二接触部132，第一接触部131沿第二方向Y贯穿有源区110，第二接触部132位于第一接触部131的下方，且第二接触部132在衬底100表面的正投影位于相邻埋入式字线结构120在衬底100表面的正投影之间，通过向第一沟槽170内填充导电材料以形成位于第一沟槽170底部的位线接触结构130，可以增加位线接触结构130与有源区110的接触面积，且还能降低位线接触结构130自身的电阻。

参考图16及图17，在一些实施例中，形成位线接触结构130之前还包括：形成位线侧墙结构147，位线侧墙结构147位于第一沟槽170及第二沟槽180的侧壁；形成位线接触结构130，位线接触结构130位于衬底100的表面；形成位线接触结构130之后还包括：形成位线导电层141，位线导电层141位于位线接触结构130的顶面；形成位线盖层148，位线盖层148位于位线导电层141的顶面，且填充满第一沟槽170，位线盖层148与位线侧墙结构147构成位线隔离结构142。也就是说，形成的位线侧墙结构147还覆盖位线接触结构130的侧壁，从而可以提高位线接触结构130与相邻的埋入式字线结构120之间的绝缘性，可以减少位线接触结构130与相邻的埋入式字线结构120之间的寄生电容，从而可以提高半导体结构的可靠性。

在一些实施例中，参考图16，图16为图15经过沉积工艺之后形成的结构示意图，形成位线侧墙结构147的方法包括：依次形成第一隔离子层144、第二隔离子层145及第三隔离子层146，通过形成第一隔离子层144、第二隔离子层145及第三隔离子层146可以增加位线隔离结构142的绝缘性能。

参考图17，图17为图16经过沉积工艺之后形成的结构示意图，形成位线导电层141及位线盖层148。

参考图19至图23，在一些实施例中，形成位线接触结构130之后还可以包括：形成位线侧墙结构147，位线侧墙结构147位于位线接触结构130的顶面，且位线侧墙结构147覆盖第一沟槽170的侧壁；形成位线导电层141，位线导电层141位于第一沟槽170内，且与位线侧墙结构147接触；形成位线盖层148，位线盖层148位于位线导电层141的顶面，且填充满第一沟槽170，位线盖层148与位线侧墙结构147构成位线隔离结构142。通过先形成位线接触结构130后形成位线侧墙结构147可以增加位线接触结构130与有源区110的接触面积，可以减小位线接触结构130与有源区110的接触电阻。

参考图19，图19为图14经过刻蚀处理之后形成的结构示意图，形成第一沟槽170及第二沟槽。

参考图20，图20为图19经过沉积工艺之后形成的结构示意图，形成位线接触结构130。

参考图21，图21为图20经过沉积工艺之后形成的结构示意图，形成位线侧墙结构147。

参考图22，图22为图21经过沉积工艺之后形成的结构示意图，形成位线阻挡层149及位线导电层141。

参考图23，图23为图22经过沉积工艺之后形成的结构示意图，形成位线盖层148。

参考图1至图3，在一些实施例中，形成好埋入式位线结构140之后还可以形成着陆垫150及电容结构160。

本公开实施例通过形成位于有源区110内的位线接触结构130，且形成的位线接触结构130的底面与字线导电层121的顶面齐平或者形成至少部分位线接触结构130的底面低于字线导电层121的顶面，从而可以避免位线接触结构130与后续形成的电容结构之间短接，从而可以避免形成埋入式位线结构140与后续形成的电容结构160之间短接，从而可以提高半导体结构的可靠性。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。