半导体装置

技术领域

本发明实施例涉及至少两个动态随机存取存储器单元如动态随机存取存储器单元的二维阵列，尤其涉及半导体金属氧化物板以用于提供一对存取晶体管所用的一对半导体通道。

背景技术

由于可在低温下处理薄膜晶体管而不损伤之前制作的装置，因此氧化物半导体所制造的薄膜晶体管为后段工艺集成所用的其他选择。举例来说，制作条件与技术不会损伤之前制作的前段工艺装置。

发明内容

本发明一实施例提供的半导体装置，包括：第一薄膜晶体管与第二薄膜晶体管，包括半导体金属氧化物板位于基板上以作为连续材料部分，以及一组多个电极结构位于半导体金属氧化物板上并沿着第一水平方向自一侧至另一侧含有第一源极、第一栅极、漏极、第二栅极与第二源极，其中第一栅极及第二栅极分别与半导体金属氧化物板隔有第一栅极介电层及第二栅极介电层，其中横向延伸于第一源极与漏极之间的半导体金属氧化物板的第一部分包括第一半导体通道，且其中横向延伸于第二源极与漏极之间的半导体金属氧化物板的第二部分包括第二半导体通道；位元线，位于半导体金属氧化物板上并电性连接至漏极，且沿着第一水平方向横向延伸；第一电容器结构，包括第一导电节点，其电性连接至第一源极；以及第二电容器结构，包括第二导电节点，其电性连接至第二源极。

本发明一实施例提供的半导体装置，包括：存取晶体管对的二维阵列位于基板上，其中每一存取晶体管对包括含有半导体金属氧化物板的第一薄膜晶体管与第二薄膜晶体管，以及一组电极结构位于半导体金属氧化物板上，并沿着第一水平方向由一侧至另一侧包括第一源极、第一栅极、漏极、第二栅极与第二源极，其中第一栅极及第二栅极与半导体金属氧化物板分别隔有第一栅极介电层与第二栅极介电层，其中横向延伸于第一源极与漏极之间的半导体金属氧化物板的第一部分包括第一半导体通道，且其中横向延伸于第二源极与漏极之间的半导体金属氧化物板的第二部分包括第二半导体通道；位元线，沿着第一水平方向横向延伸，且电性连接至个别行的漏极；第一字元线，沿着第二水平方向横向延伸，且包括个别列的第一栅极作为其中的材料部分；第二字元线，沿着第二水平方向横向延伸，且包括个别列的第二栅极作为其中的材料部分；以及电容器对的二维阵列，其中每一电容器对包括第一电容器结构与第二电容器结构，第一电容器结构包括第一导电节点以电性耦接至个别的第一源极，且第二电容器结构包括第二导电节点以电性连接至个别的第二源极。

本发明一实施例提供的半导体装置的形成方法，包括：形成半导体金属氧化物板于基板上；形成第一栅极结构与第二栅极结构于半导体金属氧化物板之上或之下，其中第一栅极结构与第二栅极结构沿着第一水平方向横向分开，第一栅极结构包括第一栅极介电层与第一栅极，而第二栅极结构包括第二栅极介电层与第二栅极；形成第一源极、漏极与第二源极于半导体金属氧化物板的上表面的个别部分上，其中漏极形成于第一栅极结构与第二栅极结构之间，第一源极与漏极横向隔有第一栅极结构，且第二源极与漏极横向隔有第二栅极结构；形成位元线，其沿着第一水平方向横向延伸且电性连接至漏极；以及形成第一电容器结构与第二电容器结构，其中第一电容器结构的第一导电节点电性连接至第一源极，且第二电容器结构的第二导电节点电性连接至第二源极。

附图说明

图1为本发明一实施例中，形成互补式金属氧化物半导体晶体管、第一金属内连线结构于下侧层的介电材料层中以及隔离介电层之后的第一例示性结构的垂直剖视图。

图2A为本发明第一实施例中，形成底部栅极沟槽于绝缘基质层中之后的第一例示性结构的存储器阵列区的部分俯视图。

图2B为第一例示性结构沿着图2A的垂直平面B-B’的垂直剖视图。

图2C为第一例示性结构沿着图2A的垂直平面C-C’的垂直剖视图。

图3A为本发明第一实施例中，形成底部字元线于底部栅极沟槽中之后的第一例示性结构的存储器阵列区的部分俯视图。

图3B为第一例示性结构沿着图3A的垂直平面B-B’的垂直剖视图。

图3C为第一例示性结构沿着图3A的垂直平面C-C’的垂直剖视图。

图3D为第一例示性结构沿着图3A的垂直平面D-D’的垂直剖视图。

图3E为第一例示性结构沿着图3A的垂直平面E-E’的垂直剖视图。

图4A为本发明第一实施例中，形成连续底部栅极介电层、连续半导体金属氧化物层与连续顶部栅极介电层之后的第一例示性结构的存储器阵列区的部分俯视图。

图4B为第一例示性结构沿着图4A的垂直平面B-B’的垂直剖视图。

图4C为第一例示性结构沿着图4A的垂直平面C-C’的垂直剖视图。

图4D为第一例示性结构沿着图4A的垂直平面D-D’的垂直剖视图。

图4E为第一例示性结构沿着图4A的垂直平面E-E’的垂直剖视图。

图5A为本发明第一实施例中，图案化下侧连续栅极介电层、连续半导体金属氧化物层与上侧连续栅极介电层，而成底部栅极介电层、半导体金属氧化物板与顶部栅极介电层的堆叠之后的第一例示性结构的存储器阵列区的部分俯视图。

图5B为第一例示性结构沿着图5A的垂直平面B-B’的垂直剖视图。

图5C为第一例示性结构沿着图5A的垂直平面C-C’的垂直剖视图。

图5D为第一例示性结构沿着图5A的垂直平面D-D’的垂直剖视图。

图5E为第一例示性结构沿着图5A的垂直平面E-E’的垂直剖视图。

图6A为本发明第一实施例中，图案化顶部栅极介电层成多个顶部栅极介电层之后的第一例示性结构的存储器阵列区的部分俯视图。

图6B为第一例示性结构沿着图6A的垂直平面B-B’的垂直剖视图。

图6C为第一例示性结构沿着图6A的垂直平面C-C’的垂直剖视图。

图6D为第一例示性结构沿着图6A的垂直平面D-D’的垂直剖视图。

图6E为第一例示性结构沿着图6A的垂直平面E-E’的垂直剖视图。

图7A为本发明第一实施例中，形成薄膜晶体管层的介电材料层、源极空洞、顶部栅极沟槽与漏极空洞之后的第一例示性结构的存储器阵列区的部分俯视图。

图7B为第一例示性结构沿着图7A的垂直平面B-B’的垂直剖视图。

图7C为第一例示性结构沿着图7A的垂直平面C-C’的垂直剖视图。

图7D为第一例示性结构沿着图7A的垂直平面D-D’的垂直剖视图。

图7E为第一例示性结构沿着图7A的垂直平面E-E’的垂直剖视图。

图8A为本发明第一实施例中，形成源极、顶部栅极与漏极之后的第一例示性结构的存储器阵列区的部分俯视图。

图8B为第一例示性结构沿着图8A的垂直平面B-B’的垂直剖视图。

图8C为第一例示性结构沿着图8A的垂直平面C-C’的垂直剖视图。

图8D为第一例示性结构沿着图8A的垂直平面D-D’的垂直剖视图。

图8E为第一例示性结构沿着图8A的垂直平面E-E’的垂直剖视图。

图9A为本发明第一实施例中，形成第一上侧层介电材料层与第一上侧层金属内连线结构之后的第一例示性结构的存储器阵列区的部分俯视图。

图9B为第一例示性结构沿着图9A的垂直平面B-B’的垂直剖视图。

图9C为第一例示性结构沿着图9A的垂直平面C-C’的垂直剖视图。

图9D为第一例示性结构沿着图9A的垂直平面D-D’的垂直剖视图。

图9E为第一例示性结构沿着图9A的垂直平面E-E’的垂直剖视图。

图10A为本发明第一实施例中，形成第二上侧层介电材料层与第二上侧层金属内连线结构之后的第一例示性结构的存储器阵列区的部分俯视图。

图10B为第一例示性结构沿着图10A的垂直平面B-B’的垂直剖视图。

图10C为第一例示性结构沿着图10A的垂直平面C-C’的垂直剖视图。

图10D为第一例示性结构沿着图10A的垂直平面D-D’的垂直剖视图。

图10E为第一例示性结构沿着图10A的垂直平面E-E’的垂直剖视图。

图11A为本发明第一实施例中，形成电容器结构之后的第一例示性结构的存储器阵列区的部分俯视图，其未显示电容器层的介电材料层以求附图清楚。

图11B为第一例示性结构沿着图11A的垂直平面B-B’的垂直剖视图。

图11C为第一例示性结构沿着图11A的垂直平面C-C’的垂直剖视图。

图11D为第一例示性结构沿着图11A的垂直平面D-D’的垂直剖视图。

图11E为第一例示性结构沿着图11A的垂直平面E-E’的垂直剖视图。

图12A为本发明第一实施例中，形成电容器结构之后的第一例示性结构的其他设置的存储器阵列区的部分俯视图，其未显示电容器层的介电材料层以求附图清楚。

图12B为第一例示性结构的其他设置沿着图12A的垂直平面B-B’的垂直剖视图。

图12C为第一例示性结构的其他设置沿着图12A的垂直平面C-C’的垂直剖视图。

图12D为第一例示性结构的其他设置沿着图12A的垂直平面D-D’的垂直剖视图。

图12E为第一例示性结构的其他设置沿着图12A的垂直平面E-E’的垂直剖视图。

图13为本发明第一实施例中，形成额外上侧层介电材料层与额外上侧层金属内连线结构之后的第一例示性结构的垂直剖视图。

图14A为本发明第二实施例中，形成连续底部栅极介电层与连续半导体金属氧化物层之后的第二例示性结构的存储器阵列区的部分俯视图。

图14B为第二例示性结构沿着图14A的垂直平面B-B’的垂直剖视图。

图14C为第二例示性结构沿着图14A的垂直平面C-C’的垂直剖视图。

图14D为第二例示性结构沿着图14A的垂直平面D-D’的垂直剖视图。

图14E为第二例示性结构沿着图14A的垂直平面E-E’的垂直剖视图。

图15A为本发明第二实施例中，图案化下侧连续栅极介电层与连续半导体金属氧化物层，而成底部栅极介电层与半导体金属氧化物板的堆叠之后的第二例示性结构的存储器阵列区的部分俯视图。

图15B为第二例示性结构沿着图15A的垂直平面B-B’的垂直剖视图。

图15C为第二例示性结构沿着图15A的垂直平面C-C’的垂直剖视图。

图15D为第二例示性结构沿着图15A的垂直平面D-D’的垂直剖视图。

图15E为第二例示性结构沿着图15A的垂直平面E-E’的垂直剖视图。

图16A为本发明第二实施例中，形成薄膜晶体管层介电材料、源极空洞与漏极空洞之后的第二例示性结构的存储器阵列区的部分俯视图。

图16B为第二例示性结构沿着图16A的垂直平面B-B’的垂直剖视图。

图16C为第二例示性结构沿着图16A的垂直平面C-C’的垂直剖视图。

图16D为第二例示性结构沿着图16A的垂直平面D-D’的垂直剖视图。

图16E为第二例示性结构沿着图16A的垂直平面E-E’的垂直剖视图。

图17A为本发明第二实施例中，形成源极与漏极之后的第二例示性结构的存储器阵列区的部分俯视图。

图17B为第二例示性结构沿着图17A的垂直平面B-B’的垂直剖视图。

图17C为第二例示性结构沿着图17A的垂直平面C-C’的垂直剖视图。

图17D为第二例示性结构沿着图17A的垂直平面D-D’的垂直剖视图。

图17E为第二例示性结构沿着图17A的垂直平面E-E’的垂直剖视图。

图18A为本发明第二实施例中，形成第二上侧层介电材料层与第二上侧层金属内连线结构之后的第二例示性结构的存储器阵列区的部分俯视图。

图18B为第二例示性结构沿着图18A的垂直平面B-B’的垂直剖视图。

图18C为第二例示性结构沿着图18A的垂直平面C-C’的垂直剖视图。

图18D为第二例示性结构沿着图18A的垂直平面D-D’的垂直剖视图。

图18E为第二例示性结构沿着图18A的垂直平面E-E’的垂直剖视图。

图19A为本发明第二实施例中，形成第二上侧层介电材料层与第二上侧层金属内连线结构之后的第二例示性结构的存储器阵列区的部分俯视图。

图19B为第二例示性结构沿着图19A的垂直平面B-B’的垂直剖视图。

图19C为第二例示性结构沿着图19A的垂直平面C-C’的垂直剖视图。

图19D为第二例示性结构沿着图19A的垂直平面D-D’的垂直剖视图。

图19E为第二例示性结构沿着图19A的垂直平面E-E’的垂直剖视图。

图20A为本发明第二实施例中，形成电容器结构之后的第二例示性结构的存储器阵列区的部分俯视图。

图20B为第二例示性结构沿着图20A的垂直平面B-B’的垂直剖视图。

图20C为第二例示性结构沿着图20A的垂直平面C-C’的垂直剖视图。

图20D为第二例示性结构沿着图20A的垂直平面D-D’的垂直剖视图。

图20E为第二例示性结构沿着图20A的垂直平面E-E’的垂直剖视图。

图21A为本发明第二实施例中，形成电容器结构之后的第二例示性结构的其他设置的存储器阵列区的部分俯视图，其未显示电容器层的介电材料层以求附图清楚。

图21B为第二例示性结构沿着图21A的垂直平面B-B’的垂直剖视图。

图21C为第二例示性结构沿着图21A的垂直平面C-C’的垂直剖视图。

图21D为第二例示性结构沿着图21A的垂直平面D-D’的垂直剖视图。

图21E为第二例示性结构沿着图21A的垂直平面E-E’的垂直剖视图。

图22A为本发明一实施例中，形成电容器结构之后的例示性结构的其他设置的存储器阵列区的部分俯视图，其未显示电容器层的介电材料层以求附图清楚。

图22B为例示性结构沿着图22A的垂直平面B-B’的垂直剖视图。

图22C为例示性结构沿着图22A的垂直平面C-C’的垂直剖视图。

图22D为例示性结构沿着图22A的垂直平面D-D’的垂直剖视图。

图22E为例示性结构沿着图22A的垂直平面E-E’的垂直剖视图。

图23为本发明实施例中，制造半导体装置的一般工艺步骤的流程图。

附图标记如下：

B-B’,C-C’,D-D’,E-E’:垂直平面

hd1:第一水平方向

hd2:第二水平方向

UC:单位单元

8:基板

9:半导体材料层

10:底部栅极介电层

10C:连续底部栅极介电层

15:底部字元线

15A:第一底部字元线

15B:第二底部字元线

16:下侧金属阻挡衬垫层

17:下侧金属栅极材料部分

19:底部栅极沟槽

19A:第一底部栅极沟槽

19B:第二底部栅极沟槽

20:半导体金属氧化物板

20C:连续半导体金属氧化物层

30:顶部栅极介电层

30’:顶部栅极介电层

30A:第一顶部栅极介电层

30B:第二顶部栅极介电层

30C:连续顶部栅极介电层

34:顶部栅极沟槽,第一顶部栅极沟槽,第二顶部栅极沟槽

35:顶部字元线,第一顶部字元线,第二顶部字元线,额外的第一栅极,额外的第二栅极

36:栅极金属衬垫层

37栅极金属填充材料部分

40:薄膜晶体管层介电材料层

43,45,47:光刻胶层

51:源极空洞,第一源极空洞,第二源极空洞

52:源极,第一源极,第二源极

53:源极金属衬垫层

54:源极金属填充材料部分

56:漏极

57:漏极金属衬垫层

58:漏极金属填充材料部分

59:漏极空洞

70:第一上侧层介电材料层

72:源极接点通孔结构

74:第一源极连接垫

76:漏极接点通孔结构

78:位元线

80:第二上侧层介电材料层

82:源极连接通孔结构

84:第二源极连接垫

87:第二上侧层气隙

89:介电蚀刻停止层

90:电容器层介电材料层

92:第一电容器板

94:节点介电层

96:第二电容器板

97:电容器层气隙

98:电容器结构,第一电容器结构,第二电容器结构

99:存储器单元

100:存储器区

200:周边区

601:第一介电材料层

610:第一内连线层介电材料层

612:装置接点通孔结构

618:第一金属线路结构

620:第二内连线层介电材料层

622:第一金属通孔结构

628:第二金属线路结构

632:第二金属通孔结构

635:绝缘基质层

668:第六金属线路结构

670:第七内连线层介电材料层

672:第六金属通孔结构

678:第七金属线路结构

700:互补式金属氧化物半导体电路

701:场效晶体管

720:浅沟槽隔离结构

732:源极

735:半导体通道

738:漏极

742:源极侧金属-半导体合金区

748:漏极侧金属-半导体合金区

750:栅极结构

752:栅极介电层

754:栅极

756:介电栅极间隔物

758:栅极盖介电层

2310,2320,2330,2340,2350:步骤

具体实施方式

下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。

下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。

此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。相同标号的单元可指相同单元，且可具有相同材料组成与相同厚度，除非另外说明。

一般而言，本发明实施例的结构与方法可用于形成半导体结构，其含有至少两个动态随机存取存储器单元如动态随机存取存储器单元的二维阵列。具体而言，半导体金属氧化物板可用于提供一对存取晶体管所用的一对半导体通道。一对源极与共同漏极可形成于半导体金属氧化物板的上表面上，以有效利用半导体金属氧化物板的面积。因此源极可形成于半导体金属氧化物板的末端部分，而共同漏极可形成于半导体金属氧化物板的中心部分。接着可形成一对电容器结构，其之后可电性连接至个别的源极。驱动字元线与位元线所用的周边电路可直接形成于下方硅基板中的单晶硅层上。金属内连线结构可形成于介电材料层中，其可位于硅基板与动态随机存取存储器单元之间，以提供周边电路与动态随机存取存储器之间的电性连接。

图1为本发明第一实施例中的第一例示性结构。第一例示性结构包括基板8，其可为半导体基板如市售硅基板。基板8可包含半导体材料层9于至少其上侧部分中。半导体材料层9可为基体半导体基板的表面部分，或绝缘层上半导体基板的顶部半导体层。在一实施例中，半导体材料层9包含单晶半导体材料如单晶硅。在一实施例中，基板8可包含单晶硅基板，其具有单晶硅材料。

浅沟槽隔离结构720包含介电材料如氧化硅，其可形成于半导体材料层9的上侧部分中。合适掺杂的半导体井如p型井与n型井可形成于浅沟槽隔离结构720所横向封闭的每一区中。场效晶体管701可形成于半导体材料层9的上表面上。举例来说，每一场效晶体管701可包括源极732、漏极738、含有延伸于源极732与漏极738之间的基板8的表面部分的半导体通道735与栅极结构750。半导体通道735可包含单晶半导体材料。每一栅极结构750可包含栅极介电层752、栅极754、栅极盖介电层758与介电栅极间隔物756。源极侧金属-半导体合金区742可形成于每一源极732上，而漏极侧金属-半导体合金区748可形成于每一漏极738上。

第一例示性结构可包含存储器区100，之后可形成铁电存储器单元的阵列于其中。第一例示性结构亦可包含周边区200，其可提供铁电存储器装置的阵列所用的金属线路。一般而言，互补式金属氧化物半导体电路700中的场效晶体管701可经由金属内连线结构的个别组，电性连接至个别铁电存储器单元的电极。

周边区200中的装置(如场效晶体管701)可提供功能，以操作后续形成的铁电存储器单元阵列。具体而言，周边区中的装置可设置以控制铁电存储器单元阵列的程序化步骤、擦除步骤与感测(如读取)步骤。举例来说，周边区中的装置可包含感测电路及/或程序化电路。形成于半导体材料层9的上表面上的装置，可包含互补式金属氧化物半导体晶体管，并视情况包含额外的半导体装置(如电阻、二极管、电容器、或类似物)，其可一起视作互补式金属氧化物半导体电路700。

互补式金属氧化物半导体电路700中的一或多个场效晶体管701可包含半导体通道735，其含有基板8中的半导体材料层9的一部分。若半导体材料层9包括单晶半导体材料如单晶硅，则互补式金属氧化物半导体电路700中的每一场效晶体管701的半导体通道735可包含单晶半导体通道如单晶硅通道。在一实施例中，互补式金属氧化物半导体电路700中的多个场效晶体管701可包含个别节点，其之后可电性连接至之后形成的个别铁电存储器单元的节点。举例来说，互补式金属氧化物半导体电路700中的多个场效晶体管701可包含个别的源极732或个别的漏极738，其之后可电性连接至之后形成的个别铁电存储器单元的节点。

在一实施例中，互补式金属氧化物半导体电路700可包含程序化控制电路，其设置为控制一组场效晶体管701的栅极电压而用于程序化个别的铁电存储器单元，并控制之后形成的薄膜晶体管的栅极电压。在此实施例中，程序化控制单元可设置为提供第一程序化脉冲以程序化选定的铁电存储器单元中的个别铁电介电材料层成第一极化态，其中铁电介电材料层中的电性极化指向选定的铁电存储器单元的第一电极；并提供第二程序化脉冲以程序化选定的铁电存储器单元中的铁电介电材料层成第二极化态，其中铁电介电材料层中的电性极化指向选定的铁电存储器单元的第二电极。

在一实施例中，基板8可包含单晶硅基板，而场效晶体管701可包含单晶硅基板的个别部分以作为半导体通道。此处所述的半导体单元指的是导电性为1.0x10

本发明一实施例的场效晶体管701之后可电性连接至存取晶体管的漏极与栅极，而含有半导体金属氧化物板的存取存储器之后形成于场效晶体管701上。在一实施例中，一组场效晶体管701之后可电性连接至漏极与栅极的至少一者。举例来说，场效晶体管701可包含第一字元线驱动器，其设置为经由之后形成的第一组的下侧层金属内连线结构施加第一栅极电压至第一字元线；以及第二字元线驱动器，其设置为经由第二组的下侧层金属内连线结构施加第二栅极电压至第二字元线。此外，场效晶体管701可包含位元线驱动器，其设置为施加位元线偏电压至之后形成的位元线；以及感测放大器，其设置为在读取步骤时检测流经位元线的电流。

之后可形成介电材料层中的多种金属内连线结构于基板8与其上的半导体装置(如场效晶体管701)之上。在所述例子中，介电材料层可包含第一介电材料层601，其可围绕连接至源极与漏极的接点结构(有时可视作接点层介电材料层)；第一内连线层介电材料层610；以及第二内连线层介电材料层620。金属内连线结构可包含装置接点通孔结构612形成于第一介电材料层601中并接触互补式金属氧化物半导体电路700的个别构件、第一金属线路结构618形成于第一内连线层介电材料层610中、第一金属通孔结构622形成于第二内连线层介电材料层620的下侧部分中以及第二金属线路结构628形成于第二内连线层介电材料层620的上侧部分中。

每一介电材料层(601,610,620)可包含介电材料如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、上述的多孔结构、或上述的组合。每一金属内连线结构(612,618,622,628)可包含至少一导电材料，其可为金属衬垫层(如金属氮化物或金属碳化物)与金属填充材料的组合。每一金属衬垫层可包含氮化钛、氮化钽、氮化钨、碳化钛、碳化钽、或碳化钨，且每一金属填充材料部分可包含钨、铜、铝、钴、钌、钼、钽、钛、上述的合金及/或上述的组合。可采用其他合适的金属衬垫层与金属填充材料，此亦属于本发明实施例的范畴。在一实施例中，可由双镶嵌制成形成第一金属通孔结构622与第二金属线路结构628，以作为集成线路与通孔结构。介电材料层(601,610,620)之后可视作下侧层介电材料层。形成于下侧层介电材料层中的金属内连线结构(612,618,622,628)之后可视作下侧层金属内连线结构。

虽然本发明实施例的存储器单元阵列可形成于第二线路与通孔层的介电材料层(如第二内连线层介电材料层620)中，此处的实施例考虑到存储器单元阵列可形成于不同金属内连线层中。

薄膜晶体管阵列与铁电存储器单元阵列之后可沉积于介电材料层(601,610,620)上，而金属内连线结构(612,618,622,628)可形成于介电材料层中。在形成薄膜晶体管阵列或铁电存储器单元阵列之前所形成的所有介电材料层的组，可一起视作下侧层介电材料层(601,610,620)。形成于下侧层介电材料层(601,610,620)中的所有内连线结构的组，之后可视作第一金属内连线结构(612,618,622,628)。一般而言，形成于至少一下侧层介电材料层(601,610,620)中的第一金属内连线结构(612,618,622,628)，可形成于基板8中的半导体材料层9上。

在本发明一实施例中，薄膜晶体管之后可形成于含有下侧层介电材料层(601,610,620)与第一金属内连线结构(612,618,622,628)的金属内连线层上的金属内连线层中。在一实施例中，厚度一致的平坦介电材料层可形成于下侧层介电材料层(601,610,620)上。平坦介电材料层可视作绝缘基质层635。绝缘基质层635包括介电材料如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、或多孔介电材料，且其沉积方法可为化学气相沉积。绝缘基质层635的厚度可为20nm至300nm，但亦可采用较小或较大的厚度。

一般而言，内连线层介电层如下侧层介电材料层(601,610,620)可包含金属内连线结构如第一金属内连线结构(612,618,622,628)于其中，且可形成于半导体装置上。绝缘基质层635可形成于内连线层介电层上。

图2A至图2C显示第一例示性结构的存储器阵列区的一部分，其对应动态随机存取存储器单元的二维阵列的四个单位单元UC的区域。单位单元UC的例子可沿着第一水平方向hd1与第二水平方向hd2重复。每一单位单元UC可具有形成一对动态随机存取存储器单元所用的区域，其各自包含串连的个别存取晶体管与个别电容器。

可施加光刻胶层(未图示)于绝缘基质层635的上表面上，且可光刻图案化光刻胶层以形成线状开口，其可沿着第一水平方向hd1横向分开，并沿着第二水平方向hd2横向延伸，且第一水平方向hd1垂直于第二水平方向hd2。可进行非等向蚀刻工艺已将光刻胶层中的线状开口图案转移至绝缘基质层635的上侧部分中。线状沟槽可形成于绝缘基质层635的上侧部分中。线状沟槽可视作底部栅极沟槽19，其可包含第一底部栅极沟槽19A(如第一线路沟槽)与第二底部栅极沟槽19B(如第二线路沟槽)，其可沿着第一水平方向hd1交错。第一底部栅极沟槽19A与第二底部栅极沟槽19B延伸穿过每一单位单元UC。第一底部栅极沟槽19A与第二底部栅极沟槽19B沿着第二水平方向hd2横向延伸，且沿着第一水平向hd1横向分开。

在一实施例中，每一底部栅极沟槽19沿着第一水平方向hd1的宽度可维20nm至300nm，但亦可采用较小或较大的宽度。每一底部栅极沟槽19的深度可为20nm至150nm，但亦可采用较小或较大的深度。每一底部栅极沟槽19的宽度与高度的比例可为0.5至4，比如1至2，但亦可采用较小或较大的比例。之后可移除光刻胶层，且移除方法可为灰化。

如图3A至图3E所示，至少一导电材料可沉积于底部栅极沟槽19中。举例来说，至少一导电材料可包含金属阻挡衬垫材料(如氮化钛、氮化钽及/或氮化钨)与金属填充材料(如铜、钨、钼、钴、钌、或类似物)。可采用其他合适的金属衬垫层与金属填充材料，其亦属本发明实施例的范畴。可自含有绝缘基质层635的上表面的水平表面上移除至少一导电材料的多余部分，且移除方法可为平坦化工艺如化学机械研磨工艺及/或凹陷蚀刻工艺。底部字元线15可形成于底部栅极沟槽19中。底部字元线15可包含第一底部字元线15A形成于第一底部栅极沟槽19A中，以及第二底部字元线15B形成于第二底部栅极沟槽19B中。每一底部字元线15可包含下侧金属阻挡衬垫层16与下侧金属栅极材料部分17。每一下侧金属阻挡衬垫层16包含金属阻挡衬垫材料的保留部分。每一下侧金属栅极材料部分17包括金属填充材料的保留部分。一般而言，可沉积至少一导电材料于第一线路沟槽如第一底部栅极沟槽19A与第二线路沟槽如第二底部栅极沟槽19B中，并平坦化至少一导电材料。第一线路沟槽如第一底部栅极沟槽19A与第二线路沟槽如第二底部栅极沟槽19B中的至少一导电材料的保留部分，可包含第一底部字元线15A与第二底部字元线15B。每一第一底部字元线15A可包括第一栅极，其为个别第一底部字元线15A的部分，且可与后续形成的半导体金属氧化物板重叠。每一第二底部字元线15B可包括第二栅极，其可为个别第二底部字元线15B的部分，且可与后续形成的半导体金属氧化物板重叠。

如图4A至图4E所示，可依序沉积连续底部栅极介电层10C、连续半导体金属氧化物层20C与连续顶部栅极介电层30C于绝缘基质层635与底部字元线15上。

可沉积至少一栅极介电材料，以形成连续底部栅极介电层10C于绝缘基质层635与底部字元线15上。栅极介电材料可包含但不限于氧化硅、氮氧化硅、介电金属氧化物(如氧化铝、氧化铪、氧化钇、氧化镧、或类似物)、或上述的堆叠。其他合适的介电材料亦属本发明实施例的范畴。栅极介电材料的沉积方法可为原子层沉积或化学气相沉积。连续底部栅极介电层10C的厚度可为1nm至12nm，比如2nm至6nm，但亦可采用较小或较大的厚度。

连续半导体金属氧化物层20C可沉积于连续底部栅极介电层10C上。在一实施例中，半导体材料在掺杂适当的电性掺质(其可为p型掺质或n型掺质)时，导电性可为1.0S/m至1.0x10

连续半导体金属氧化物层20C可包含多晶半导体材料，或之后可退火成平均裸片尺寸较大的多晶半导体材料的非晶半导体材料。连续半导体金属氧化物层20C的沉积方法可为物理气相沉积，但亦可采用其他合适的沉积工艺。连续半导体金属氧化物层20C的厚度可为1nm至100nm，比如2nm至50nm及/或4nm至15nm，但亦可采用较小或较大的厚度。

可沉积至少一栅极介电材料，以形成连续顶部栅极介电层30C于连续半导体金属氧化物层20C上。举例来说，栅极介电材料可包含但不限于氧化硅、氮氧化硅、介电金属氧化物(如氧化铝、氧化铪、氧化钇、氧化镧、或类似物)、或上述的堆叠。其他合适的介电材料亦属本发明实施例的范畴。栅极介电材料的沉积方法可为原子层沉积或化学气相沉积，但亦可采用其他合适的沉积工艺。连续顶部栅极介电层30C的厚度可为1nm至12nm，比如2nm至6nm，但亦可采用较小或较大的厚度。

如图5A至图5E所示，可施加光刻胶层43于连续顶部栅极介电层30C上，且可光刻图案化光刻胶层43以形成分开的图案化的光刻胶材料部分。光刻胶层43的每一图案化部分可位于个别的单位单元UC的区域中。光刻胶层43的每一图案化部分的区域，可定义的后自连续半导体金属氧化物层20C图案化成半导体金属氧化物部分的区域。在一实施例中，光刻胶层43的每一图案化部分的水平剖视形状可为矩形或角落圆润化的矩形。

可进行非等向蚀刻工艺，使光刻胶层43中的图案转移穿过连续顶部栅极介电层30C、连续半导体金属氧化物层20C与连续底部栅极介电层10C。连续顶部栅极介电层30C的图案化部分可包含顶部栅极介电层30’的二维阵列。连续半导体金属氧化物层20C的图案化部分可包含半导体金属氧化物板20的二维阵列。连续底部栅极介电层10C的图案化部分可包含底部栅极介电层10的二维阵列。可形成底部栅极介电层10、半导体金属氧化物板20与顶部栅极介电层30’的层状堆叠的二维阵列。每一层状堆叠中的底部栅极介电层10、半导体金属氧化物板20与顶部栅极介电层30’的侧壁可垂直地一致，比如位于相同的垂直平面中。之后可移除光刻胶层43，且移除方法可为灰化。

在一实施例中，每一半导体金属氧化物板20的水平剖视形状可为矩形或角落圆润化的矩形。在一实施例中，每一半导体金属氧化物板20沿着第一水平方向hd1的横向尺寸可为60nm至1000nm，比如100nm至300nm，但亦可采用较小或较大的横向尺寸。在一些实施例中，每一半导体金属氧化物板20沿着第二水平方向hd2的横向尺寸可为20nm至500nm，比如40nm至250nm，但亦可采用更小或更大的横向尺寸。每一半导体金属氧化物板20其沿着第一水平方向hd1的横向尺寸与沿着第二水平方向hd2的横向尺寸的比例，可为0.5至4，比如1至2，但亦可采用较小或较大的比例。

一般而言，至少一连续栅极介电层(10C,30C)与连续半导体金属氧化物层20C可形成于第一栅极(含有第一底部字元线15A的部分)与第二栅极(含有第二底部字元线15B的部分)上。可图案化至少一连续栅极介电层(10C,30C)与连续半导体金属氧化物层20C，而成栅极介电层(10,30’)与半导体金属氧化物板20。每一底部栅极介电层10可包含第一栅极介电层(其具有与下方的第一底部字元线15A重叠的区域)与第二栅极介电层(其具有与下方的第二底部字元线15B重叠的区域)。一般而言，可提供第一栅极介电层与第二栅极介电层以作为底部栅极介电层10的部分，其可具有与第一底部字元线15A或第二底部字元线15B重叠的区域。

一般而言，半导体金属氧化物板20可形成于基板8之上的下侧层介电材料层(601,610,620)上。第一栅极介电层(包含底部栅极介电层10的第一部分)可接触半导体金属氧化物板20的下表面的第一部分。第一栅极(包含第一底部字元线15A的一部分)接触第一栅极介电层的下表面。第二栅极介电层(包含底部栅极介电层10的第二部分)可接触半导体金属氧化物板20的下表面的第二部分。第二栅极(包含第二底部字元线15B的一部分)可接触第二栅极介电层的下表面。

第一栅极包括第一底部字元线15A的一部分，其在平面图中具有与半导体金属氧化物板20重叠的区域。第二栅极包括第二底部字元线15B的一部分，其在平面图中具有与半导体金属氧化物板20重叠的区域。第一底部字元线15A与第二底部字元线15B沿着第二水平方向hd2横向延伸，且第二水平方向hd2垂直于第一水平方向hd1。

如图6A至图6E所示，可施加光刻胶层45于第一例示性结构上，且可光刻图案化光刻胶层45以形成线状光刻胶材料部分，其沿着第二水平方向hd1横向延伸，且沿着第一水平方向hd1横向分开。线状光刻胶材料部分的区域可与第一底部字元线15A与第二底部字元线15B的区域重叠，且可完全位于第一底部字元线15A与第二底部字元线15B的区域中。在一实施例中，线状光刻胶材料部分沿着第一水平方向hd1的宽度，可小于第一底部字元线15A与第二底部字元线15B的宽度。

可进行蚀刻工艺以移除顶部栅极介电层30’的未掩模部分，而不移除半导体金属氧化物板20的材料。可采用非等向蚀刻工艺或等向蚀刻工艺。覆盖第一底部字元线15A的顶部栅极介电层30’的图案化部分可包含第一顶部栅极介电层30A，而覆盖第二底部字元线15B的顶部栅极介电层30’的图案化部分可包含第二顶部栅极介电层30B。第一顶部栅极介电层30A与第二顶部栅极介电层30B可一起视作顶部栅极介电层30。之后可移除光刻胶层45，且移除方法可为灰化。

如图7A至图7E所示，可沉积介电材料层于底部栅极介电层10、半导体金属氧化物板20、第一顶部栅极介电层30A与第二顶部栅极介电层30B的组合的二维阵列上。介电材料层可视作薄膜晶体管层介电材料层40，比如位于薄膜晶体管层的介电材料层。薄膜晶体管层介电材料层40可包含介电材料如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、或上述的堆叠。可视情况平坦化薄膜晶体管层介电材料层，以提供平坦上表面。薄膜晶体管层介电材料层40的厚度(自其与绝缘基质层635的界面测量)，可为100nm至1000nm，比如200nm至500nm，但亦可采用较小或较大的厚度。

可施加光刻胶层47于薄膜晶体管层介电材料层40上，且可光刻图案化光刻胶层47以形成线路沟槽与分开的开口于其中。可将光刻胶层47中的线路沟槽与分开开口的图案转移穿过薄膜晶体管层介电材料层40，以形成顶部栅极沟槽34、源极空洞51与漏极空洞59。

顶部栅极沟槽34可沿着第二水平方向hd2横向延伸，且可跨过多个半导体金属氧化物板20上的多个顶部栅极介电层30。顶部栅极沟槽34沿着第一水平方向hd1的个别宽度一致，其可为10nm至250nm，比如30nm至150nm，但亦可采用较小或较大的宽度。顶部栅极沟槽34的宽度可小于顶部栅极介电层30的宽度，以避免物理露出顶部栅极沟槽34之下的半导体金属氧化物板20的上表面。每一顶部栅极沟槽34可形成于个别的底部字元线15上。举例来说，第一顶部栅极沟槽34可形成于第一底部字元线15A上，而第二顶部栅极沟槽34可形成于第二底部字元线15B上。因此一对顶部栅极沟槽34沿着第二水平方向hd2跨过每一半导体金属氧化物板20。一列顶部栅极介电层30的上表面可物理露出于每一顶部栅极沟槽34的底部。

可形成一对源极空洞51于每一半导体金属氧化物板20上。具体而言，一对源极空洞51可形成于个别的半导体金属氧化物板20的末端部分，其沿着第一水平方向hd1横向分开。因此一对源极空洞51可与一对顶部栅极沟槽34横向分开，且顶部栅极沟槽34跨过个别的半导体金属氧化物板20。每一源极空洞51的区域可完全在下方的半导体金属氧化物板20的区域中。半导体金属氧化物板20的上表面的一部分可物理露出于每一源极空洞51的底部。

漏极空洞59可形成于个别对的顶部栅极沟槽34之间的每一半导体金属氧化物板20上。半导体金属氧化物板20的上表面的一部分可物理露出于每一漏极空洞59的底部。

一般而言，可形成一组空洞(51,34,59)向下穿过薄膜晶体管层介电材料层40至每一半导体金属氧化物板20的上表面。一组空洞(51,34,59)沿着第一水平方向hd1自一侧至另一侧可包含第一源极空洞51、第一顶部栅极沟槽34、漏极空洞59、第二顶部栅极沟槽34与第二源极空洞51。之后可移除光刻胶层47，且移除方法可为灰化。

如图8A至图8E所示，可沉积至少一导电材料于空洞(51,34,59)之中与薄膜晶体管层介电材料层40之上。至少一导电材料可包含金属衬垫材料与金属填充材料。金属衬垫材料可包含导电金属氮化物或导电金属碳化物，比如氮化钛、氮化钽、氮化钨、碳化钛、碳化钽及/或碳化钨。金属填充材料可包含钨、铜、铝、钴、钌、钼、钽、钛、上述的合金及/或上述的组合。亦可采用其他合适材料，其属于本发明实施例的范畴。

可自含有薄膜晶体管层介电材料层40的上表面的水平平面上移除至少一导电材料的多余部分，且移除方法可为平坦化工艺，比如采用化学机械研磨工艺及/或凹陷蚀刻工艺。可采用其他合适平坦化工艺。至少一导电材料的每一保留部分填入源极空洞51，以构成源极52。至少一导电材料的每一保留部分填入漏极空洞59，以构成漏极56。至少一导电材料的每一保留部分填入顶部栅极沟槽34，以构成顶部字元线35，其包含顶部栅极以用于下方的半导体金属氧化物板20。

在一实施例中，每一源极52可包含源极金属衬垫层53(其为金属衬垫材料的保留部分)与源极金属填充材料部分54(其为金属填充材料的保留部分)。每一漏极56可包含漏极金属衬垫层57(其为金属衬垫材料的保留部分)与漏极金属填充材料部分58(其为金属填充材料的保留部分)。每一顶部字元线35可包含栅极金属衬垫层36(其为金属衬垫材料的保留部分)与栅极金属填充材料部分37(其为金属填充材料的保留部分)。

一般而言，第一源极52、包含第一顶部栅极的第一顶部字元线35、漏极56、含有第二顶部栅极的第二顶部字元线35与第二源极52可形成于每一半导体金属氧化物板20的上表面的个别部分上。漏极56形成于第一栅极结构(其可包含第一底部栅极介电层与第一底部栅极的组合，或第一顶部栅极介电层30A与含有第一顶部字元线35的一部分的第一顶部栅极的组合)与第二栅极结构(其可包含第二底部栅极介电层与第二底部栅极的组合，或第二顶部栅极介电层30B与含有第二顶部字元线35的一部分的第二顶部栅极的组合)之间。第一源极52与漏极56横向地隔有第一栅极结构(15A,10)或(30,35)，而第二源极52与漏极56横向地隔有第二栅极结构(15A,10)或(30,35)。

一般而言，第一薄膜晶体管与第二薄膜晶体管可形成于每一单位单元UC中。第一薄膜晶体管与第二薄膜晶体管包括半导体金属氧化物板20于基板8上以作为连续材料部分，以及一组电极结构(52,15,35,56)于半导体金属氧化物板20上并沿着第一水平方向hd1自一侧至另一侧含有第一源极52、第一栅极(15或35)、漏极56、第二栅极(15或35)与第二源极52。第一栅极(15或35)与第二栅极(15或35)可与半导体金属氧化物板20分别隔有第一栅极介电层(其可为底部栅极介电层10的第一部分或第一顶部栅极介电层30A)与第二栅极介电层(其可为底部栅极介电层10的第二部分或第二顶部栅极介电层30B)。横向延伸于第一源极52与漏极56之间的半导体金属氧化物板20的第一部分可包含第一半导体通道，而横向延伸于第二源极52与漏极56之间的半导体金属氧化物板20的第二部分可包含第二半导体通道。

半导体金属氧化物板20与一组电极结构(52,15,35,56)可形成于薄膜晶体管层介电材料层40中。第一源极52、漏极56与第二源极52的上表面可位于含有薄膜晶体管层介电材料层40的上表面的水平平面中(如共平面)。

在一实施例中，可省略底部字元线15，而顶部字元线35可存在。在此实施例中，亦可省略底部栅极介电层10。在另一实施例中，可省略顶部字元线35，而底部字元线15可存在。在此实施例中，亦可省略顶部栅极介电层30。在又一实施例中，底部字元线15与顶部字元线35可存在。

在底部字元线15与顶部字元线35存在的实施例中，底部栅极介电层10与顶部栅极介电层30可存在。在此实施例中，第一栅极介电层可为个别底部栅极介电层的第一部分，其具有与第一底部字元线15A重叠的区域。第二栅极介电层可为个别底部栅极介电层10的部分，其具有与第二底部字元线15B重叠的区域。可提供额外的第一栅极介电层与额外的第二栅极介电层以用于每一半导体金属氧化物板20。额外的第一栅极介电层可包括第一顶部栅极介电层30A，而额外的第二栅极介电层可包括第二顶部栅极介电层30B。额外的第一栅极介电层接触半导体金属氧化物板20的上表面的第一部分，而额外的第一栅极(包含第一顶部字元线35的一部分)可接触额外的第一栅极介电层的上表面。额外的第二栅极介电层接触半导体金属氧化物板20的上表面的第二部分，而额外的第二栅极(含有第二顶部字元线35的一部分)可接触额外的第二栅极介电层的上表面。

在一实施例中，第一源极52、第一额外栅极(如第一顶部字元线35的一部分)、漏极56、第二额外栅极(如第二顶部字元线35的一部分)与第二源极52的至少一者的个别上表面，在含有薄膜晶体管层介电材料层40(其具有半导体金属氧化物板20形成其中)的上表面的水平平面中。在一实施例中，第一源极52、第一额外栅极(如第一顶部字元线35的一部分)、漏极56、第二额外栅极(如第二顶部字元线35的一部分)与第二源极52的每一者可包含具有第一材料组成的个别金属阻挡衬垫层(53,36,57)与具有第二材料组成的个别金属填充材料部分(54,37,58)的组合。

一般而言，栅极介电层与含有字元线的一部分的栅极的连续组合可构成栅极结构。可在形成半导体金属氧化物板20于每一单位单元UC中之前及/或之后，形成第一栅极结构与第二栅极结构。第一栅极结构与第二栅极结构沿着第一水平方向hd1横向分开。第一栅极结构包括第一栅极介电层(含有底部栅极介电层10的第一部分或第一顶部栅极介电层30A)与第一栅极(含有底部字元线15的一部分或顶部字元线35)。第二栅极结构包括第二栅极介电层(含有底部栅极介电层10的第二部分或第二顶部栅极介电层30B)与第二栅极(含有底部字元线15的一部分或顶部字元线35)。

如图9A至图9E所示，可形成至少一第一上侧层介电材料层70与第一上侧层金属内连线结构(72,74,76,78)于薄膜晶体管层介电材料层40上。至少一第一上侧层介电材料层70可包含第一通孔层介电材料层(其具有源极接点通孔结构72与漏极接点通孔结构76形成其中)，以及第一线路层介电材料层(其具有第一源极连接垫74与位元线78形成其中)。在此实施例中，可先形成第一通孔层介电材料层，且可形成源极接点通孔结构72与漏极接点通孔结构76穿过第一通孔层介电材料层。之后可形成第一线路层介电材料层于第一通孔层介电材料层上，且之后可形成第一源极连接垫74与位元线78穿过个别的源极接点通孔结构72与漏极接点通孔结构76上的第一线路层介电材料层。

在其他实施例中，可形成第一通孔层介电材料层与第一线路层介电材料层如单一介电材料层，且可进行双镶嵌工艺以形成集成线路与通孔结构。集成线路与通孔结构包括源极侧的集成线路与通孔结构(其包括源极接点通孔结构72与第一源极连接垫74的个别组合)，以及漏极侧的集成线路与通孔结构(其包括漏极接点通孔结构76与位元线78的个别组合)，而位元线78整合于漏极接点通孔结构76中。一般而言，每一位元线78沿着第一水平方向hd1横向延伸，且可电性连接至沿着第一水平方向hd1配置的一组漏极56。

如图10A至图10E所示，可形成至少一第二上侧层介电材料层80与第二上侧层金属内连线结构(82,84)于至少一第一上侧层介电材料层70上。至少一第二上侧层介电材料层80可包含第二通孔层介电材料层(其具有源极连接通孔结构82形成其中)，以及第二线路层介电材料层(其具有第二源极连接垫84形成其中)。在此实施例中，可形成第二通孔层介电材料层，且可形成源极接点通孔结构82穿过第二通孔层介电材料层。之后可形成第二线路层介电材料层于第二通孔层介电材料层上，且之后可形成第二源极连接垫84穿过个别的源极连接通孔结构82上的第二线路层介电材料层。

在其他实施例中，可形成第二通孔层介电材料层与第二线路层介电材料层如单一介电材料层，且可进行双镶嵌工艺以形成集成线路与通孔结构。集成线路与通孔结构包含源极侧的集成线路与通孔结构，其含有源极连接通孔结构82与第二源极连接垫84的个别组合。

一般而言，上侧层介电材料层(70,80)可形成于薄膜晶体管层介电材料层40上。源极连接金属内连线结构(72,74,82,84)可形成于上侧层介电材料层(70,80)中，其可用于电性连接每一源极52至后续形成的个别电容器结构的导电节点。在每一单位单元UC中，第一源极连接金属内连线结构(72,74,82,84)可用于提供电性连接于第一源极52与之后形成的第一电容器结构的第一导电节点之间，而第二源极连接金属内连线结构(72,74,82,84)可用于提供电性连接于第二源极52与之后形成的第二电容器结构的第二导电节点之间。

如图11A至图11E所示，可形成电容器结构98于电容器层介电材料层90中。举例来说，可沉积与图案化第一导电材料以形成第一电容器板92于第二源极连接垫84的上表面上，而第一导电材料可为金属材料或众掺杂的半导体材料。可视情况形成介电蚀刻停止层89于第二上侧层介电材料层80的上表面上。节点介电层94可形成于每一第一电容器板92上，其形成方法可为沉积节点介电材料如氧化硅及/或介电金属氧化物(如氧化铝、氧化镧及/或氧化铪)。第二电容器板96可形成于节点介电层其物理露出的表面上，且形成方法可为沉积与图案化第二导电材料如金属材料或重掺杂半导体材料。

第一电容器板92、节点介电层94与第二电容器板96的每一连续组合可构成电容器结构98。一对电容器结构98可形成于每一单位单元UC中。因此第一电容器结构98与第二电容器结构98可形成于每一单位单元UC中。第一电容器结构98的第一导电节点(如第一电容器板92)可电性连接至下方的第一源极52，而第二电容器结构98的第二导电节点(如另一第一电容器板92)可电性连接至下方的第二源极52。

一般而言，位于基板8上的场效晶体管701可电性连接至薄膜晶体管层介电材料层40中的薄膜晶体管的多种节点。一组场效晶体管701可电性连接至漏极56、第一栅极(包含底部字元线15的部分及/或顶部字元线35的部分)与第二栅极(包含)底部字元线15的部分及/或顶部字元线35的部分)的至少一者。第一电容器结构98的第一导电节点的下表面，可接触个别的第一源极连接金属内连线结构(72,74,82,84)的上表面。第二电容器结构98的第二导电节点的下表面，可接触个别的第二源极连接金属内连线结构(72,74,82,84)的上表面。

电容器层介电材料层90可形成于电容器结构98上。每一电容器结构98可形成于电容器层介电材料层90中，且电容器层介电材料层横向围绕每一电容器结构98。电容器层介电层90为上侧层介电材料层(70,80,90)之一。

在一实施例中，每一第一电容器板92可电性连接至(比如电性短接至)个别的源极52。每一第二电容气板96可电性接地，比如通过形成导电通孔结构的阵列(未图示)，其可接触第二电容器板96并连接至上方的金属板(未图示)。

图12A至图12E为本发明第一实施例中，形成电容器结构之后的第一例示性结构的其他设置的存储器阵列区。可调整图5A至图5E所示的图案化工艺，以自图12A至图12E所示的第一例示性结构衍生第一例示性结构的其他设置。具体而言，一组多个半导体金属氧化物板20可沿着第二水平方向hd2横向分开，且可形成于每一单位单元UC中，以取代单一半导体金属氧化物板20。一组多个半导体金属氧化物板20中的每一半导体金属氧化物板20，其个别的水平剖面形状可为矩形或角落圆润化的矩形。

因此每一源极52可接触一组半导体金属氧化物板20的上表面的末端部分，且每一漏极56可接触一组半导体金属氧化物板20的上表面的中间部分。每一栅极(其可包含底部字元线15的一部分或顶部字元线35的一部分)可跨过一组半导体金属氧化物板20中的每一半导体金属氧化物板20。

图13为形成存储器单元99的二维阵列于绝缘基质层635上之后的第一例示性结构。多种额外金属内连线结构(632,668)可形成于绝缘基质层635、薄膜晶体管层介电材料层40与上侧层介电材料层(70,80,90)中。举例来说，额外金属内连线结构(632,668)可包含第二金属通孔结构632，其可穿过绝缘基质层635与薄膜晶体管层介电材料层40至个别的第二金属线路结构628的上表面上。此外，额外金属内连线结构(623,668)可包含形成于电容器层介电材料层90的上侧部分中的金属线路结构，其可视作第六金属线路结构668。

之后可形成额外内连线层介电材料层与额外金属内连线结构。举例来说，第七内连线层介电材料层670埋置第七金属线路结构678与第六金属通孔结构672，且可形成于电容器层介电材料层90上。虽然本发明实施例以七层的金属线路结构作说明，但考虑到较少内连线层与较多内连线层的实施例。

图14A至图14E为本发明第二实施例的第二例示性结构，其可衍生自图4A至图4E的第一例示性结构，比如省略连续顶部栅极介电层30C。

如图15A至图15E所示，可在无连续顶部栅极介电层30C的状况下进行图5A至图5E的工艺步骤，以形成底部栅极介电层10与半导体金属氧化物板20的层状堆叠的二维阵列。

如图16A至图16E所示，可进行图7A至图7E的工艺步骤，并调整光刻胶层47中的图案。具体而言，可调整光刻胶层47中的图案，以移除顶部栅极沟槽34的图案。可将光刻胶层47中的图案转移穿过薄膜晶体管层介电材料层40，以形成源极空洞51与漏极空洞59。

一对源极空洞51可形成于每一半导体金属氧化物板20上。具体而言，一对源极空洞51可形成于个别的半导体金属氧化物板20的末端部分，其可沿着第一水平方向hd1横向分开。每一源极空洞51的区域可完全位于下方的半导体金属氧化物板20的区域中。半导体金属氧化物板20的上表面的一部分可物理露出于每一源极空洞51的底部。

漏极空洞59可形成于一对底部字元线15的区域之间的每一半导体金属氧化物板20上。半导体金属氧化物板20的上表面的一部分可物理露出于每一漏极空洞59的底部。

一般而言，可形成一组空洞(51,59)向下穿过薄膜晶体管层介电材料层40至每一半导体金属氧化物板20的上表面。一组空洞(51,59)沿着第一水平方向hd1自一侧至另一侧可包含第一源极空洞51、漏极空洞59与第二源极空洞51。之后可移除光刻胶层47，且移除方法可为灰化。

具有与上方的半导体金属氧化物板20重叠的区域的第一底部字元线15A的每一部分，可构成第一栅极。具有与下方的第一栅极重叠的区域的底部栅极介电层10的每一部分，可构成第一栅极介电层。第一栅极与第一栅极介电层的每一连续组合，可构成第一栅极结构。具有与上方的半导体金属氧化物板20重叠的区域的第二底部字元线15B的每一部分，可构成第二栅极。具有与下方的第二栅极重叠的区域的底部栅极介电层10的每一部分，可构成第二栅极介电层。第二栅极与第二栅极介电层的每一连续组合构成第二栅极结构。在此实施例中，第一栅极结构与第二栅极结构可形成于每一半导体金属氧化物板20之下。第一栅极结构与第二栅极结构沿着第一水平方向hd1横向分开。第一栅极结构包括第一栅极介电层与第一栅极，而第二栅极结构包括第二栅极介电层与第二栅极。

如图17A至图17E所示，可进行图8A至图8E的工艺步骤以形成源极52与漏极56。在一实施例中，每一源极52可包含源极金属衬垫层53与源极金属填充材料部分54。每一漏极56可包含漏极金属衬垫层57与漏极金属填充材料部分58。

一般而言，第一源极、漏极56与第二源极52可形成于每一半导体金属氧化物板20的上表面的个别部分上。漏极56可形成于第一栅极结构(其可包含第一底部栅极介电层与第一底部栅极的组合)与第二栅极结构(其可包含第二底部栅极介电层与第二底部栅极的组合)之间。第一源极52与漏极56横向镉有第一栅极结构(15A,10)，而第二源极52与漏极56横向镉有第二栅极结构(15A,10)。

一般而言，第一源极52、漏极56与第二源极52可形成于每一单元单元UC中的半导体金属氧化物板20的上表面的个别部分上。漏极56形成于第一栅极结构与第二栅极结构之间。第一源极52与漏极56横向地隔有第一栅极结构，而第二源极52与漏极56横向地隔有第二栅极结构。

如图18A至图18E所示，可进行图9A至图9E的工艺步骤以形成至少一第一上侧层介电材料层70与第一上侧层金属内连线结构(72,74,76,78)于薄膜晶体管层介电材料层40中。

如图19A至图19E所示，可进行图10A至图10E的工艺步骤，以形成至少一第二上侧层介电材料层80与第二上侧层金属内连线结构(82,84)于至少一第一上侧层介电材料层70中。

一般而言，上侧层介电材料层(70,80)可形成于薄膜晶体管层介电材料层40上。源极连接金属内连线结构(72,74,82,84)可形成于上侧层介电材料层(70,80)中，其可用于电性连接每一源极52至之后形成的个别电容器结构的导电节点。在每一单位单元UC中，第一源极连接金属内连线结构(72,74,82,84)可用于提供电性连接于第一源极52与之后形成的第一电容器结构的第一导电节点之间，而第二源极连接金属内连线结构(72,74,82,84)可用于提供电性连接于第二源极52与之后形成的第二电容器结构的第二导电节点之间。

如图20A至图20E所示，可进行图11A至图11E的工艺步骤以形成电容器结构98于电容器层介电材料层90中。可视情况形成介电蚀刻停止层89于第二上侧层介电材料层80的上表面上。第一电容器板92、节点介电层94与第二电容器板96的每一连续组合构成电容器结构98。一对电容器结构98可形成于每一单位单元UC中。因此第一电容器结构98与第二电容器结构98可形成于每一单位单元UC中。第一电容器结构98的第一导电节点(如第一电容器板92)电性连接至下方的第一源极52，而第二电容器结构98的第二导电节点(如另一第一电容器板92)电性连接至下方的第二源极52。

一般而言，位于基板8上的场效晶体管701可电性连接至薄膜晶体管层介电材料层40中的薄膜晶体管的多种节点。一组场效晶体管701可电性连接至漏极56、第一栅极(包含底部字元线15的部分及/或顶部字元线35的部分)与第二栅极(包含底部字元线15的部分及/或顶部字元线35的部分)的至少一者。第一电容器结构98的第一导电节点的下表面可接触个别的第一源极连接金属内连线结构(72,74,82,84)的上表面。第二电容器结构98的第二导电节点的下表面接触个别的第二源极连接金属内连线结构(72,74,82,84)的上表面。

电容器层介电材料层90可形成于电容器结构98上。每一电容器结构98可形成于电容器层介电材料层90中，且电容器层介电材料层90横向围绕每一电容器结构98。电容器层介电材料层90可为上侧层介电材料层(70,80,90)之一。在一实施例中，每一第一电容器板92可电性连接至(比如电性短接至)个别的源极52。每一第二电容器板96可电性接地，比如通过形成导电通孔结构的阵列(未图示)，其可接触第二电容器板96并连接至上方的金属板(未图示)。

图21A至图21E为本发明第二实施例中，形成电容器结构之后的第二例示性结构的其他设置的存储器阵列区。可调整图15A至图15E所示的图案化工艺，以自图20A至图20E所示的第二例示性结构衍生第二例示性结构的其他设置。具体而言，一组多个半导体金属氧化物板20沿着第二水平方向hd2横向分开，其可形成于每一单位单元UC中，以取代单一半导体金属氧化物板20。一组多个半导体金属氧化物板20中的每一半导体金属氧化物板20，其个别的水平剖面形状为矩形或角落圆润化的矩形。

因此每一源极52可接触一组半导体金属氧化物板20的上表面的末端部分，且每一漏极56可接触一组半导体金属氧化物板20的上表面的中间部分。每一栅极(其可包含底部字元线15的一部分或顶部字元线35的一部分)可跨过一组半导体金属氧化物板20中的每一半导体金属氧化物板20。

图22A至图22E为本发明一实施例中，形成电器结构之后的例示性结构的其他设置的存储器阵列区。通过形成气隙(87,97)于介电材料层中，可自任何上述的例示性结构衍生出例示性结构的其他设置。举例来说，第二上侧层金属内连线结构(82,84)可形成于至少一第一上侧层介电材料层70上。之后可沉积至少一第二上侧层介电材料层80，且沉积方法可采用至少一非等向介电材料沉积工艺，以形成第二上侧层气隙87埋置于第二上侧层介电材料层80中。此外，电容器层介电材料层90的形成方法可为非等向沉积介电材料。在此实施例中，电容器层气隙97可形成于相邻对的电容器结构98之间的电容器层介电材料层90中。可形成额外气隙(未图示)于额外金属内连线层(如至少一上侧层介电材料层70、任何上方的金属内连线层及/或任何下方的金属内连线层)中。

图23为本发明实施例制造半导体装置的一般工艺步骤的流程图。如图1至图5E、图12A至图12E及图14A至图15E所示，步骤2310可形成半导体金属氧化物板20于基板8上。

如图2A至图3E、图7A至图8E、图12A至图12E及图16A至图17E所示，步骤2320可形成第一栅极结构(15A,10)或(30A,35)与第二栅极结构(15B,10)或(30B,35)于半导体金属氧化物板20之上或之下。第一栅极结构(15A,10)或(30A,35)与第二栅极结构(15B,10)或(30B,35)沿着第一水平方向hd1横向分开。第一栅极结构(15A,10)或(30A,35)包括第一栅极介电层与第一栅极，而第二栅极结构(15B,10)或(30B,35)包括第二栅极介电层与第二栅极。

如图7A至图8E、图12A至图12E及图16A至图17E所示，步骤2330可形成第一源极52、漏极56与第二源极52于半导体金属氧化物板20的上表面的个别部分上。漏极56形成于第一栅极结构(15A,10)或(30A,35)与第二栅极结构(15B,10)或(30B,35)之间。第一源极52与漏极56横向地隔有第一栅极结构(15A,10)或(30A,35)，且第二源极52与漏极56横向地隔有第二栅极结构(15B,10)或(30B,35)。

步骤2340可形成位元线78，其沿着第一水平方向hd1横向延伸并电性连接至漏极56。

步骤2350可形成第一电容器结构98与第二电容器结构98。第一电容器结构98的第一导电节点(如第一电容器板92)电性连接至第一源极52，而第二电容器结构98的第二导电节点(如另一第一电容器板92)电性连接至第二源极52。

本发明的多种实施例与所有附图提供半导体装置，包括：第一薄膜晶体管与第二薄膜晶体管，其包括半导体金属氧化物板20位于基板8上以作为连续材料部分，以及一组多个电极结构(52,15,35,56)位于半导体金属氧化物板20上并沿着第一水平方向hd1自一侧至另一侧含有第一源极52、第一栅极(15,35)、漏极(56)、第二栅极(15,35)与第二源极52，其中第一栅极(15,35)及第二栅极(15,35)分别与半导体金属氧化物板20隔有第一栅极介电层(10或30A)及第二栅极介电层(10或30B)，其中横向延伸于第一源极52与漏极56之间的半导体金属氧化物板20的第一部分包括第一半导体通道，且其中横向延伸于第二源极52与漏极56之间的半导体金属氧化物板的20第二部分包括第二半导体通道；位元线78，位于半导体金属氧化物板20上并电性连接至漏极56，且沿着第一水平方向hd1横向延伸；第一电容器结构98，包括第一导电节点(如第一电容器板92)，其电性连接至该第一源极52；以及第二电容器结构98，包括第二导电节点(如第一电容器板92)，其电性连接至第二源极52。

在一实施例中，基板8包括单晶硅基板；下侧层介电材料层(601,610,620)，具有下侧层金属内连线结构(612,618,622,628)形成其中，并位于单晶硅基板与半导体金属氧化物板20之间；以及半导体装置，包括场效晶体管701，其含有单晶硅基板的个别部分以作为通道并电性连接至漏极56、第一栅极(15,35)与第二栅极(15,35)的至少一者。

在一实施例中，第一栅极包括第一字元线的一部分(15或35)，其在平面图(沿着垂直方向的视角)中具有与半导体金属氧化物板20重叠的区域；第二栅极包括第二字元线的一部分(15或35)，其在平面图中具有与半导体金属氧化物板20重叠的区域；以及第一字元线(15或35)与第二字元线(15或35)沿着第二水平方向hd2横向延伸，且第二水平方向hd2垂直于第一水平方向hd1。

在一实施例中，场效晶体管701包括：第一字元线驱动器，设置为经由第一组的下侧层金属内连线结构(612,618,622,628)施加第一栅极电压至第一字元线(15或35)；以及第二字元线驱动器，设置为经由第二组的下侧层金属内连线结构(612,618,622,628)施加第二栅极电压至第二字元线(15或35)。

在一实施例中，场效晶体管701包括：位元线驱动器，设置以施加位元线偏电压至位元线78；以及感测放大器，设置以在读取步骤时检测流经位元线78的电流。

在一实施例中，半导体金属氧化物板20与一组电极结构(52,15,35,56)形成于薄膜晶体管层介电材料层40中；以及第一源极52、漏极56与第二源极52的上表面，位于含有薄膜晶体管层介电材料层40的上表面的水平平面中。

在一实施例中，半导体装置还包括：上侧层介电材料层(70,80,90)，位于薄膜晶体管层介电材料层40上；第一源极连接金属内连线结构(72,74,82,84)，形成于上侧层介电材料层(70,80,90)中，并电性连接第一源极52至第一电容器结构98的第一导电节点(如第一电容器板92)；以及第二源极连接金属内连线结构(72,74,82,84)，形成于上侧层介电材料层(70,80,90)中，并电性连接第二源极52至第二电容器结构98的第二导电节点(如另一第一电容器板92)。

在一实施例中，第一导电节点的下表面，接触第一源极连接金属内连线结构(72,74,82,84，如第二源极连接垫84)的上表面；第二导电节点的下表面，接触第二源极连接金属内连线结构(72,74,82,84，如另一第二源极连接垫84)的上表面；以及第一电容器结构98与第二电容器结构98形成于上侧层介电材料层(70,80,90，如电容器层介电材料层90)之一中，且上侧层介电材料层(70,80,90，如电容器层介电材料层90)之一横向围绕第一电容器结构与第二电容器结构。

在一实施例中，第一栅极介电层(含有底部栅极介电层10的一部分)接触半导体金属氧化物板20的下表面的第一部分；第一栅极(含有底部字元线15的一部分)接触第一栅极介电层的下表面；第二栅极介电层(包含底部栅极介电层10的另一部分)接触半导体金属氧化物板20的下表面的第二部分；以及第二栅极(包含另一底部字元线15的部分)，接触第二栅极介电层的下表面。

在一实施例中，半导体装置还包括：额外的第一栅极介电层(如第一顶部栅极介电层30A)，接触半导体金属氧化物板20的上表面的第一部分；额外的第一栅极(如顶部字元线35的一部分)，接触额外的第一栅极介电层的上表面；额外的第二栅极介电层(如第二顶部栅极介电层30B)，接触半导体金属氧化物板20的上表面的第二部分；以及额外的第二栅极(如另一顶部字元线35的一部分)，接触额外的第二栅极介电层的上表面。

在一实施例中，第一源极52、额外的第一栅极35、漏极56、额外的第二栅极35与第二源极52各自具有个别的上表面位于含有薄膜晶体管层介电材料层40的上表面的水平平面中，且薄膜晶体管层介电材料层40具有半导体金属氧化物板20形成其中；以及第一源极52、额外的第一栅极35、漏极56、额外的第二栅极35与第二源极52包括具有第一材料组成的个别金属阻挡衬垫层(53,36,57)与具有第二材料组成的个别金属填充材料部分(54,37,58)的组合。

本发明一实施例提供半导体装置，其包括：存取晶体管对的二维阵列位于基板8上，其中每一存取晶体管对包括含有半导体金属氧化物板20的第一薄膜晶体管与第二薄膜晶体管，以及一组电极结构(52,15,35,56)位于半导体金属氧化物板20上，并沿着第一水平方向hd1由一侧至另一侧包括第一源极52、第一栅极(含有第一字元线(15或35)的一部分)、漏极56、第二栅极(含有第二字元线(15或35)的一部分)与第二源极52，其中第一栅极(15或35)及第二栅极(15或35)与半导体金属氧化物板20分别隔有第一栅极介电层(10或30A)与第二栅极介电层(10或30B)，其中横向延伸于第一源极52与漏极56之间的半导体金属氧化物板20的第一部分包括第一半导体通道，且其中横向延伸于第二源极52与漏极56之间的半导体金属氧化物板20的第二部分包括第二半导体通道；位元线78，沿着第一水平方向hd1横向延伸，且电性连接至个别行的漏极56；第一字元线(15或35)，沿着第二水平方向hd2横向延伸，且包括个别列的第一栅极作为其中的材料部分；第二字元线(15或35)，沿着第二水平方向hd2横向延伸，且包括个别列的第二栅极作为其中的材料部分；以及电容器对的二维阵列，其中每一电容器对包括第一电容器结构98与第二电容器结构98，第一电容器结构98包括第一导电节点(如第一电容器板92)以电性耦接至(如电性短接至)个别的第一源极52，且第二电容器结构98包括第二导电节点(如另一第一电容器板92)以电性连接至个别的第二源极52。

在一实施例中，基板8包括单晶硅基板；下侧层介电材料层(601,610,620)，具有下侧层金属内连线结构(612,618,622,628)形成其中，并位于单晶硅基板与半导体金属氧化物板20之间；以及半导体装置包括场效晶体管701，其包括单晶硅基板的个别部分作为通道，并电性连接至漏极56、第一栅极与第二栅极的至少一者。

在一实施例中，场效晶体管701包括：第一字元线驱动器，设置为经由个别组的下侧层金属内连线结构(612,618,622,628)施加第一栅极电压至个别的第一字元线(15或35)；第二字元线驱动器，设置为经由个别组的下侧层金属内连线结构(612,618,622,628)施加第二栅极电压至个别的第二字元线(15或35)；位元线驱动器，设置为施加位元线偏电压至个别的位元线78；以及感测放大电路，设置为在读取步骤时检测流经位元线78的电流。

本发明多种实施例采用薄膜晶体管作为动态随机存取存储器单元中的电容器结构所用的存取晶体管。此外，一对薄膜晶体管可合并，使半导体金属氧化物板20的共同部分可提供电性接触至共同漏极节点，其可包含接触半导体金属氧化物板20的中心部分的漏极56。此外，采用单晶硅层的部分作为通道区的场效晶体管701，可提供周边电路、存取存储器与电容器结构的垂直堆叠。因此采用本发明多种实施例，可提供高密度的随机存取存储器单元阵列。

本发明一实施例提供的半导体装置，包括：第一薄膜晶体管与第二薄膜晶体管，包括半导体金属氧化物板位于基板上以作为连续材料部分，以及一组多个电极结构位于半导体金属氧化物板上并沿着第一水平方向自一侧至另一侧含有第一源极、第一栅极、漏极、第二栅极与第二源极，其中第一栅极及第二栅极分别与半导体金属氧化物板隔有第一栅极介电层及第二栅极介电层，其中横向延伸于第一源极与漏极之间的半导体金属氧化物板的第一部分包括第一半导体通道，且其中横向延伸于第二源极与漏极之间的半导体金属氧化物板的第二部分包括第二半导体通道；位元线，位于半导体金属氧化物板上并电性连接至漏极，且沿着第一水平方向横向延伸；第一电容器结构，包括第一导电节点，其电性连接至第一源极；以及第二电容器结构，包括第二导电节点，其电性连接至第二源极。

在一些实施例中，基板包括单晶硅基板；下侧层介电材料层，具有下侧层金属内连线结构形成其中，并位于单晶硅基板与半导体金属氧化物板之间；以及半导体装置，包括场效晶体管，其含有单晶硅基板的个别部分以作为通道并电性连接至漏极、第一栅极与第二栅极的至少一者。

在一些实施例中，第一栅极，包括第一字元线的一部分，其在平面图中具有与半导体金属氧化物板重叠的区域；第二栅极，包括第二字元线的一部分，其在平面图中具有与半导体金属氧化物板重叠的区域；以及第一字元线与第二字元线沿着第二水平方向横向延伸，且第二水平方向垂直于第一水平方向。

在一些实施例中，场效晶体管包括：第一字元线驱动器，设置为经由第一组的下侧层金属内连线结构施加第一栅极电压至第一字元线；以及第二字元线驱动器，设置为经由第二组的下侧层金属内连线结构施加第二栅极电压至第二字元线。

在一些实施例中，场效晶体管包括：位元线驱动器，设置以施加位元线偏电压至位元线；以及感测放大器，设置以在读取步骤时检测流经位元线的电流。

在一些实施例中，半导体金属氧化物板与一组电极结构形成于薄膜晶体管层介电材料层中；以及第一源极、漏极与第二源极的上表面，位于含有薄膜晶体管层介电材料层的上表面的水平平面中。

在一些实施例中，半导体装置还包括：上侧层介电材料层，位于薄膜晶体管层介电材料层上；第一源极连接金属内连线结构，形成于上侧层介电材料层中，并电性连接第一源极至第一电容器结构的第一导电节点；以及第二源极连接金属内连线结构，形成于上侧层介电材料层中，并电性连接第二源极至第二电容器结构的第二导电节点。

在一些实施例中，第一导电节点的下表面，接触第一源极连接金属内连线结构的上表面；第二导电节点的下表面，接触第二源极连接金属内连线结构的上表面；以及第一电容器结构与第二电容器结构形成于上侧层介电材料层之一中，且上侧层介电材料层之一横向围绕第一电容器结构与第二电容器结构。

在一些实施例中，第一栅极介电层，接触半导体金属氧化物板的下表面的第一部分；第一栅极，接触第一栅极介电层的下表面；第二栅极介电层，接触半导体金属氧化物板的下表面的第二部分；以及第二栅极，接触第二栅极介电层的下表面。

在一些实施例中，半导体装置还包括：额外的第一栅极介电层，接触半导体金属氧化物板的上表面的第一部分；额外的第一栅极，接触额外的第一栅极介电层的上表面；额外的第二栅极介电层，接触半导体金属氧化物板的上表面的第二部分；以及额外的第二栅极，接触额外的第二栅极介电层的上表面。

在一些实施例中，第一源极、额外的第一栅极、漏极、额外的第二栅极与第二源极各自具有个别的上表面位于含有薄膜晶体管层介电材料层的上表面的水平平面中，且薄膜晶体管层介电材料层具有半导体金属氧化物板形成其中；以及第一源极、额外的第一栅极、漏极、额外的第二栅极与第二源极包括具有第一材料组成的个别金属阻挡衬垫层与具有第二材料组成的个别金属填充材料部分的组合。

本发明一实施例提供的半导体装置，包括：存取晶体管对的二维阵列位于基板上，其中每一存取晶体管对包括含有半导体金属氧化物板的第一薄膜晶体管与第二薄膜晶体管，以及一组电极结构位于半导体金属氧化物板上，并沿着第一水平方向由一侧至另一侧包括第一源极、第一栅极、漏极、第二栅极与第二源极，其中第一栅极及第二栅极与半导体金属氧化物板分别隔有第一栅极介电层与第二栅极介电层，其中横向延伸于第一源极与漏极之间的半导体金属氧化物板的第一部分包括第一半导体通道，且其中横向延伸于第二源极与漏极之间的半导体金属氧化物板的第二部分包括第二半导体通道；位元线，沿着第一水平方向横向延伸，且电性连接至个别行的漏极；第一字元线，沿着第二水平方向横向延伸，且包括个别列的第一栅极作为其中的材料部分；第二字元线，沿着第二水平方向横向延伸，且包括个别列的第二栅极作为其中的材料部分；以及电容器对的二维阵列，其中每一电容器对包括第一电容器结构与第二电容器结构，第一电容器结构包括第一导电节点以电性耦接至个别的第一源极，且第二电容器结构包括第二导电节点以电性连接至个别的第二源极。

在一些实施例中，基板包括单晶硅基板；下侧层介电材料层，具有下侧层金属内连线结构形成其中，并位于单晶硅基板与半导体金属氧化物板之间；以及半导体装置包括场效晶体管，其包括单晶硅基板的个别部分作为通道，并电性连接至漏极、第一栅极与第二栅极的至少一者。

在一些实施例中，场效晶体管包括：第一字元线驱动器，设置为经由个别组的下侧层金属内连线结构施加第一栅极电压至个别的第一字元线；第二字元线驱动器，设置为经由个别组的下侧层金属内连线结构施加第二栅极电压至个别的第二字元线；位元线驱动器，设置为施加位元线偏电压至个别的位元线；以及感测放大电路，设置为在读取步骤时检测流经位元线的电流。

本发明一实施例提供的半导体装置的形成方法，包括：形成半导体金属氧化物板于基板上；形成第一栅极结构与第二栅极结构于半导体金属氧化物板之上或之下，其中第一栅极结构与第二栅极结构沿着第一水平方向横向分开，第一栅极结构包括第一栅极介电层与第一栅极，而第二栅极结构包括第二栅极介电层与第二栅极；形成第一源极、漏极与第二源极于半导体金属氧化物板的上表面的个别部分上，其中漏极形成于第一栅极结构与第二栅极结构之间，第一源极与漏极横向隔有第一栅极结构，且第二源极与漏极横向隔有第二栅极结构；形成位元线，其沿着第一水平方向横向延伸且电性连接至漏极；以及形成第一电容器结构与第二电容器结构，其中第一电容器结构的第一导电节点电性连接至第一源极，且第二电容器结构的第二导电节点电性连接至第二源极。

在一些实施例中，基板包括单晶硅基板；方法包括形成场效晶体管，其包括单晶硅基板的个别部分作为通道，并形成下侧层金属内连线结构于场效晶体管上的下侧层介电材料层中；半导体金属氧化物板，形成于下侧层介电材料层上；以及一组场效晶体管，电性连接至漏极、第一栅极与第二栅极的至少一者。

在一些实施例中，上述方法还包括：形成绝缘基质层于基板上；形成沿着第二水平方向延伸并沿着第一水平方向横向分开的第一线路沟槽与第二线路沟槽于绝缘基质层中，且第二水平方向垂直于第一水平方向；沉积与平坦化至少一导电材料于第一线路沟槽与第二线路沟槽中，其中第一线路沟槽与第二线路沟槽中的至少一导电材料的保留部分包括第一栅极与第二栅极。

在一些实施例中，上述方法还包括：形成连续栅极介电层与连续半导体金属氧化物层于第一栅极与第二栅极上；图案化连续栅极介电层与连续半导体金属氧化物层成栅极介电层与半导体金属氧化物板，其中第一栅极介电层与第二栅极介电层为栅极介电层的部分；以及沉积薄膜晶体管层介电材料层于半导体金属氧化物板上。

在一些实施例中，上述方法还包括：形成一组空洞向下穿过薄膜晶体管层介电材料层至半导体金属氧化物板的上表面，其中一组空洞沿着第一水平方向自一侧至另一侧包含第一源极空洞、漏极空洞与第二源极空洞；沉积至少一金属填充材料于一组空洞中；以及自含有薄膜晶体管层介电材料层的上表面的水平平面上移除至少一金属填充材料的部分，其中填入第一源极空洞、漏极空洞与第二源极空洞的至少一金属填充材料的保留部分包括第一源极、漏极与第二源极。

在一些实施例中，上述方法还包括：形成含有额外的第一栅极介电层与额外的第一栅极的额外的第一栅极结构于第一源极区与漏极极区之间的半导体金属氧化物板的上表面的第一部分上；以及形成含有额外的第二栅极介电层与额外的第二栅极的额外的第二栅极结构于第二源极区与漏极极区之间的半导体金属氧化物板的上表面的第二部分上。

上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。