一种双沟槽碳化硅MOSFET及其制备方法

技术领域

本申请属于功率器件技术领域，尤其涉及一种双沟槽碳化硅MOSFET及其制备方法。

背景技术

SiC 是一种第三代半导体材料，禁带宽度是Si的3倍，临界击穿场强是Si的10倍，电子饱和漂移速率是Si的2倍，热导率是Si的3倍，使得SiC MOSFET具有比Si MOSFET导通电阻更小、开关电压更高、应用频率更高、温度性能更好的显著性能优势，在电力电子行业应用中具有广阔前景。

碳化硅MOSFET主要有平面和沟槽两种结构，由于平面碳化硅MOSFET的沟道迁移率低，其电流密度低于沟槽碳化硅MOSFET的电流密度，沟槽SiC MOSFET 消除了结型场效应管(Junction Field Effect Transistor，JFET)区域的电阻，减小了沟道尺寸，增大了沟道密度，进一步提高了器件的电流能力。

然而，沟槽型SiC MOSFET结构的栅极沟槽底部存在电场集中效应，导致临界击穿电压降低、栅介质层可靠性下降等问题。

发明内容

本申请的目的在于提供一种双沟槽碳化硅MOSFET及其制备方法，旨在解决现有的沟槽型SiC MOSFET结构存在的临界击穿电压降低、栅介质层可靠性下降等问题。

本申请实施例第一方面提供了一种双沟槽碳化硅MOSFET，所述双沟槽碳化硅MOSFET包括：

依序层叠设置的漏极金属电极层、碳化硅衬底以及碳化硅N型漂移层；

结型场效应区，设于所述碳化硅N型漂移层上，且所述结型场效应区呈“U”形；

第一P型离子注入区和第二P型离子注入区，分别设置于所述结型场效应区的两侧，且设于所述碳化硅N型漂移层上；

第一P型离子重掺杂层和第二P型离子重掺杂层，所述第一P型离子重掺杂层设于所述第一P型离子注入区上，所述第二P型离子重掺杂层设于所述第二P型离子注入区上；

沟槽介质层，设于所述结型场效应区的U形槽内；

第一碳化硅P型基区和第二碳化硅P型基区，所述第一P型基区和所述第二P型基区设于所述沟槽介质层的两侧，且位于所述结型场效应区上；

第一栅极多晶硅和第二栅极多晶硅，所述第一栅极多晶硅和所述第二栅极多晶硅分别设于所述沟槽介质层的两侧，其中，所述第一栅极多晶硅设于所述沟槽介质层与所述第一碳化硅P型基区之间，所述第二栅极多晶硅设于所述沟槽介质层与所述第二碳化硅P型基区之间；

栅极氧化层，设于所述沟槽介质层与所述结型场效应区之间，且设于所述第一栅极多晶硅与所述第一碳化硅P型基区之间，以及所述第二栅极多晶硅与所述第二碳化硅P型基区之间；

第一N型源区，与所述栅极氧化层、所述第一碳化硅P型基区以及所述第一P型离子注入区接触；

第二N型源区，与所述栅极氧化层、所述第二碳化硅P型基区以及所述第二P型离子注入区接触；

隔离氧化层，覆盖于所述第一栅极多晶硅、所述第二栅极多晶硅、所述沟槽介质层上，且与所述第一N型源区和所述第二N型源区接触；

源极金属层，设于所述隔离氧化层、所述第一P型离子注入区、第二P型离子注入区、第一P型离子重掺杂层以及第二P型离子重掺杂层上。

在一个实施例中，第一栅极多晶硅的深度大于所述第一碳化硅P型基区的厚度；所述第二栅极多晶硅的深度大于所述第二碳化硅P型基区的厚度。

在一个实施例中，所述第一P型离子注入区和第二P型离子注入区均呈“L”形；所述第一P型离子重掺杂层设于所述第一P型离子注入区的水平部上，所述第二P型离子重掺杂层设于所述第二P型离子注入层的水平部上。

在一个实施例中，所述第一栅极多晶硅、第二栅极多晶硅、所述沟槽介质层、所述第一N型源区以及所述第二N型源区的上表面齐平。

在一个实施例中，所述沟槽介质层呈倒“T”形；

所述沟槽介质层的深度大于所述第一栅极多晶硅和所述第二栅极多晶硅的深度。

在一个实施例中，所述第一栅极多晶硅和所述第二栅极多晶硅的宽度为所述结型场效应区的U形槽宽度的五分之一。

在一个实施例中，所述沟槽介质层为低K介质材料。

本申请实施例第二方面还提供了一种双沟槽碳化硅MOSFET的制备方法，所述制备方法包括：

依序在碳化硅衬底上形成碳化硅N型漂移层、结型场效应区以及碳化硅P型基层；

对所述结型场效应区以及所述碳化硅P型基层进行选择性刻蚀直至露出所述碳化硅N型漂移层；

在所述结型场效应区和所述碳化硅P型基层的侧壁分别形成第一P型离子注入区和第二P型离子注入区，其中，所述第一P型离子注入区和第二P型离子注入区均呈“L”形，所述第一P型离子注入区和所述第二P型离子注入区分别设置于所述结型场效应区的两侧，且设于所述碳化硅N型漂移层上；

在所述第一P型离子注入区上形成第一P型离子重掺杂层，在所述第二P型离子注入区上形成第二P型离子重掺杂层；

在所述碳化硅P型基层、所述第一P型离子注入区以及所述第二P型离子注入区的上表面形成N型注入层；

在所述N型注入层的中央位置进行刻蚀形成刻蚀深槽，直至所述刻蚀深槽的深度大于所述碳化硅P型基层以及所述N型注入层的厚度之和，以使所述结型场效应区呈“U”形，并将所述N型注入层划分为所述第一N型源区和所述第二N型源区，将所述碳化硅P型基层划分为第一碳化硅P型基区和第二碳化硅P型基区；

在所述刻蚀深槽的内壁形成栅极氧化层，并在所述刻蚀深槽内部淀积低K介质材料，以形成沟槽介质层；

对所述沟槽介质层进行刻蚀形成多晶硅填充槽，并在所述多晶硅填充槽中淀积多晶硅材料，以形成第一栅极多晶硅和第二栅极多晶硅，其中，所述第一栅极多晶硅设于所述沟槽介质层与所述第一碳化硅P型基区之间，所述第二栅极多晶硅设于所述沟槽介质层与所述第二碳化硅P型基区之间；

在所述第一栅极多晶硅、所述第二栅极多晶硅、所述沟槽介质层上形成隔离氧化层，并对所述隔离氧化层进行刻蚀以露出所述第一N型源区和所述第二N型源区；

在所述隔离氧化层、所述第一P型离子注入区、第二P型离子注入区、第一P型离子重掺杂层以及第二P型离子重掺杂层上形成源极金属层；

在所述碳化硅衬底的背面形成漏极金属电极层。

在一个实施例中，所述在所述第一P型离子注入区上形成第一P型离子重掺杂层，在所述第二P型离子注入区上形成第二P型离子重掺杂层，包括：

采用氧化硅作为阻挡层，在所述第一P型离子注入区的水平部以及第二P型离子注入区的水平部注入铝离子，以形成第一P型离子重掺杂层和第二P型离子重掺杂层；

其中，所述第一P型离子重掺杂层和所述第二P型离子重掺杂层的掺杂浓度大于所述第一P型离子注入区和第二P型离子注入区的掺杂浓度，且所述第一P型离子重掺杂层和所述第二P型离子重掺杂层的厚度小于所述第一P型离子注入区和第二P型离子注入区的水平部的厚度。

在一个实施例中，所述对所述沟槽介质层进行刻蚀形成多晶硅填充槽，并在所述多晶硅填充槽中淀积多晶硅材料，包括：

在掩膜版的掩盖下沿所述栅极氧化层对所述沟槽介质层进行刻蚀，分别在所述沟槽介质层的两侧形成第一填充槽和第二填充槽；其中，所述第一填充槽的深度大于所述第一碳化硅P型基区的厚度，所述第二填充槽的深度大于第二碳化硅P型基区的厚度，所述沟槽介质层呈倒“T”形；

在所述第一填充槽和所述第二填充槽内淀积多晶硅材料，以分别在所述第一填充槽和所述第二填充槽内形成第一栅极多晶硅和第二栅极多晶硅；其中，所述多晶硅材料中掺杂有N型掺杂离子。

本申请提供的一种双沟槽碳化硅MOSFET及其制备方法，通过设置结型场效应区呈“U”形，并在结型场效应区的U形槽内形成沟槽介质层，且将第一栅极多晶硅设于沟槽介质层与第一碳化硅P型基区之间，所述第二栅极多晶硅设于沟槽介质层与第二碳化硅P型基区之间，将栅极氧化层设于沟槽介质层与结型场效应区之间，第一栅极多晶硅与第一碳化硅P型基区之间，以及第二栅极多晶硅与第二碳化硅P型基区之间，保障了正向栅极时沟道内的电子电流通道顺畅，并通过U形槽结构增加拐角和底部氧化层的厚度，并结合低K介质材料形成的沟槽介质层，提高U形槽拐角的抗击穿能力，从而提高SiC MOSFET的耐压能力以及可靠性。

附图说明

图1是本申请实施例提供的双沟槽碳化硅MOSFET的结构示意图。

图2是本申请实施例提供的一种双沟槽碳化硅MOSFET的制备方法的流程示意图。

图3是本申请实施例提供的在碳化硅衬底200上形成碳化硅N型漂移层300、结型场效应区400的示例图。

图4是本申请实施例提供的形成碳化硅P型基层500的示例图。

图5是本申请实施例提供的结型场效应区400和碳化硅P型基层500进行刻蚀的示例图。

图6是本申请实施例提供的形成P型离子注入层600的示例图。

图7是本申请实施例提供的形成第一P型离子注入区610、第二P型离子注入区620的示例图。

图8是本申请实施例提供的形成第一P型离子重掺杂层111、第二P型离子重掺杂层112的示例图。

图9是本申请实施例提供的形成N型注入层700的示例图。

图10是本申请实施例提供的对N型注入层700进行刻蚀的示例图。

图11是本申请实施例提供的成栅极氧化层800和沟槽介质层900的示例图。

图12是本申请实施例提供的对沟槽介质层900进行刻蚀的示例图。

图13是本申请实施例提供的形成隔离氧化层120的示例图。

图14是本申请实施例提供的对隔离氧化层120进行刻蚀的示例图。

图15是本申请实施例提供的形成源极金属层130和漏极金属电极层110的示例图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

碳化硅（SiC）是一种第三代半导体材料，其禁带宽度是硅（Si）的3倍，临界击穿场强是Si的10倍，电子饱和漂移速率是Si的2倍，热导率是Si的3倍，使得碳化硅金属氧化物半导体场效应晶体管（SiC MOSFET）具有比Si MOSFET导通电阻更小、开关电压更高、应用频率更高、温度性能更好的显著性能优势，在电力电子行业应用中具有广阔前景。

本申请实施例提供了一种双沟槽碳化硅MOSFET，参见图1所示，双沟槽碳化硅MOSFET包括：漏极金属电极层110、碳化硅衬底200、碳化硅N型漂移层300、结型场效应区400、第一P型离子注入区610、第二P型离子注入区620、第一P型离子重掺杂层111、第二P型离子重掺杂层112、沟槽介质层900、第一碳化硅P型基区510、第二碳化硅P型基区520、第一栅极多晶硅101、第二栅极多晶硅102、栅极氧化层800、第一N型源区710、第二N型源区720、隔离氧化层120以及源极金属层130。

具体的，漏极金属电极层110、碳化硅衬底200以及碳化硅N型漂移层300依序层叠设置；结型场效应区400设于碳化硅N型漂移层300上，且结型场效应区400呈“U”形；第一P型离子注入区610和第二P型离子注入区620分别设置于结型场效应区400的两侧，且设于碳化硅N型漂移层300上；第一P型离子重掺杂层111设于第一P型离子注入区610上，第二P型离子重掺杂层112设于第二P型离子注入区620上。

沟槽介质层900设于结型场效应区400的U形槽内；第一P型基区510和第二P型基区520设于沟槽介质层900的两侧，且位于结型场效应区400上；第一栅极多晶硅101和第二栅极多晶硅102分别设于沟槽介质层900的两侧，其中，第一栅极多晶硅101设于沟槽介质层900与第一碳化硅P型基区510之间，第二栅极多晶硅102设于沟槽介质层900与第二碳化硅P型基区520之间。

栅极氧化层800设于沟槽介质层900与结型场效应区400之间，且设于第一栅极多晶硅101与第一碳化硅P型基区510之间，以及第二栅极多晶硅102与第二碳化硅P型基区520之间。

第一N型源区710与栅极氧化层800、第一碳化硅P型基区510以及第一P型离子注入区610接触；第二N型源区720与栅极氧化层800、第二碳化硅P型基区520以及第二P型离子注入区620接触；隔离氧化层120覆盖于第一栅极多晶硅101、第二栅极多晶硅102、沟槽介质层900上，且与第一N型源区710和第二N型源区720接触；源极金属层130设于隔离氧化层120、第一P型离子注入区610、第二P型离子注入区620、第一P型离子重掺杂层111以及第二P型离子重掺杂层112上。

在本实施例中，第一碳化硅P型基区510、第二碳化硅P型基区520以及结型场效应区400形成一个U形沟槽，栅极氧化层800位于该U形沟槽的内壁，沟槽介质层900填充于U形沟槽内，且沟槽介质层900与栅极氧化层800之间设有第一栅极多晶硅101、第二栅极多晶硅102，第一P型离子注入区610和第二P型离子注入区620分别设于结型场效应区400的两侧，且第一N型源区710的宽度等于第一P型离子注入区610的垂直部宽度和第一碳化硅P型基区510的宽度之和，第二N型源区720的宽度等于第二P型离子注入区620的垂直部宽度和第二碳化硅P型基区520的宽度之和，第一P型离子注入区610的上表面和第一碳化硅P型基区510的上表面齐平，第二P型离子注入区620的上表面和第二碳化硅P型基区520的上表面齐平。

在一个实施例中，第一栅极多晶硅101的深度大于第一碳化硅P型基区510的厚度；第二栅极多晶硅102的深度大于第二碳化硅P型基区520的厚度。

在本实施例中，通过设置第一栅极多晶硅101的深度大于第一碳化硅P型基区510的深度，第二栅极多晶硅102的深度大于第二碳化硅P型基区520的深度，此时，第一栅极多晶硅101与第一N型源区710、第一碳化硅P型基区510以及结型场效应区400的左侧相对，且中间由栅极氧化层800隔离，同样的，第二栅极多晶硅102与第二N型源区720、第二碳化硅P型基区520以及结型场效应区400的右侧相对，且中间由栅极氧化层800隔离，从而使得正向栅压时沟道能够连接结型场效应区400，保证电子电流通道的畅通。

进一步地，沟槽介质层900可以采用低K介质材料，低K介质材料的介电常数ε值小，通过采用低K介质材料填充于结型场效应区400组成的U形槽内形成沟槽介质层900，不仅可以减小栅极面积，从而大大减小了栅漏电容（米勒电容），提升器件的开关速度，还可以通过U形槽结构增加拐角和底部氧化层的厚度，并结合低K介质材料形成的沟槽介质层900，提高U形槽拐角的抗击穿能力，从而提高SiC MOSFET的耐压能力以及可靠性。

在一些实施例中，低K介质材料可以为MPS-SiOCH、SiOF、SiOC、SiO2。

在一些实施例中，结型场效应区400可以为N型碳化硅材料。

在一些实施例中，结型场效应区400中N型掺杂离子的掺杂浓度为1~9*10

在一些实施例中，结型场效应区400的厚度为1um~2um。

在一些实施例中，漏极金属电极层110可以为Ni/Ti/Ni/Ag叠层材料。

在一些实施例中，源极金属层130可以为Ni/Ti/Ni/Ag 叠层材料。

在本实施例中，漏极金属电极层110和源极金属层130均可以采用叠层金属材料制备，有益于形成欧姆接触。

在一个实施例中，第一P型离子注入区610和第二P型离子注入区620均呈“L”形；第一P型离子重掺杂层111设于第一P型离子注入区610的水平部上，第二P型离子重掺杂层112设于第二P型离子注入区620的水平部上。

在本实施例中，第一P型离子注入区610由水平部和垂直部组成一个“L”形结构，第二P型离子注入区620同样由水平部和垂直部组成一个“L”形结构，其中，第一P型离子注入区610的垂直部与结型场效应区400的左侧和第一碳化硅P型基区510贴合，第二P型离子注入区620的垂直部与结型场效应区400的右侧和第二碳化硅P型基区520贴合，第一P型离子重掺杂层111设于第一P型离子注入区610的水平部上，且不与第一P型离子注入区610的垂直部接触，第二P型离子重掺杂层112设于第二P型离子注入区620的水平部上，且不与第二P型离子注入区620的垂直部接触。

在一个实施例中，第一P型离子重掺杂层111与第一P型离子注入区610的垂直部之间的距离为0.1-0.2um。

在一个实施例中，第二P型离子重掺杂层112与第二P型离子注入区620的垂直部之间的距离为0.1-0.2um。

在一个实施例中，第一P型离子重掺杂层111的厚度小于第一P型离子注入区610的水平部的厚度。

在一个实施例中，第二P型离子重掺杂层112的厚度小于第二P型离子注入区620的水平部的厚度。

在一个具体应用实施例中，第一P型离子注入区610和第二P型离子注入区620的厚度为3~5um。

在一个具体应用实施例中，第一P型离子重掺杂层111和第二P型离子重掺杂层112的厚度为1~2um。

在一个具体应用实施例中，第一P型离子注入区610和第二P型离子注入区620的掺杂浓度为1~5*1017 cm-3。

在一个实施例中，第一栅极多晶硅101、第二栅极多晶硅102、沟槽介质层900、第一N型源区710以及第二N型源区720的上表面齐平。

在一个实施例中，沟槽介质层900呈倒“T”形；沟槽介质层900的深度大于第一栅极多晶硅101和第二栅极多晶硅102的深度。

在一些实施例中，沟槽介质层900呈倒“T”形结构，该倒“T”形结构由凸起部和底部组成。

在一些实施例中，结型场效应区400呈“U”形，沟槽介质层900呈倒“T”形结构，此时U形沟槽拐角处的介质层（即倒“T”形结构的底部）较厚，从而提高了U形沟槽拐角处的抗场强能力，提升了器件的可靠性。在一些实施例中，第一栅极多晶硅101下面的底部厚度为栅极氧化层800的厚度的3-6倍。

在一些实施例中，第一栅极多晶硅101下面的底部厚度为100nm~300nm。

在一些实施例中，沟槽介质层900呈倒“T”形结构，该倒“T”形结构可以为由底部到上部的逐渐变窄的塔型结构。

在一些实施例中，结型场效应区400内的U形槽两侧壁呈弧形，其底部的宽度逐渐减小至预设宽度，该预设宽度大于沟槽介质层900的凸起部的宽度。

在一个实施例中，第一栅极多晶硅101和第二栅极多晶硅102的宽度为结型场效应区400的U形槽宽度的五分之一。

在一些实施例中，第一栅极多晶硅101和第二栅极多晶硅102为P元素掺杂的N型多晶硅层。

在一些实施例中，第一栅极多晶硅101和第二栅极多晶硅102的掺杂浓度为1~9*1019 cm-3。

在一些实施例中，第一栅极多晶硅101和第二栅极多晶硅102的宽度为0.1um~0.2um。

在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520为P型掺杂，其中，第一碳化硅P型基区510和第二碳化硅P型基区520中的掺杂离子为铝离子。

在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520的掺杂浓度为2~5*10

在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520的为0.2um-0.6um。

本申请实施例还提供了一种双沟槽碳化硅MOSFET的制备方法，参见图2所示，本实施例中的制备方法包括步骤S101至步骤S111。

在步骤S101中，依序在碳化硅衬底上形成碳化硅N型漂移层、结型场效应区以及碳化硅P型基层。

在本实施例中，结合图3和图4所示，在碳化硅衬底200上依次形成碳化硅N型漂移层300、结型场效应区400以及碳化硅P型基层500。碳化硅衬底200、碳化硅N型漂移层300、结型场效应区400以及碳化硅P型基层500层叠设置。

在一个实施例中，碳化硅衬底200为N型掺杂，其掺杂浓度可以为1x10

在一个具体应用实施例中，结合图3所示，可以采用化学气相沉积外延生长工艺，在碳化硅衬底200的上表面生长碳化硅N型漂移层300，该碳化硅N型漂移层300中的掺杂元素为N元素，其掺杂的N离子的浓度为1~10*10

在一个实施例中，结合图3所示，在碳化硅N型漂移层300的上表面生长结型场效应区400，结型场效应区400的掺杂浓度为1~5 *1017cm-3，结型场效应区400的厚度为1~2um。

在一个实施例中，结合图4所示，可以在400℃环境温度下，采用Ni/Au金属层作为阻挡层，对结型场效应区400的上表面进行多次Al离子注入，最终形成浓度为2~5 *10

在步骤S102中，对所述结型场效应区400以及所述碳化硅P型基层500进行选择性刻蚀直至露出所述碳化硅N型漂移层300。

在本实施例中，结合图5所示，通过对结型场效应区400以及所述碳化硅P型基层500进行选择性刻蚀，从而在碳化硅N型漂移层300上预留出第一P型离子注入区610和第二P型离子注入区620的位置，第一P型离子注入区610和第二P型离子注入区620的位置位于结型场效应区400以及所述碳化硅P型基层500的两侧。

在一个具体应用实施例中，采用Ni/Au金属层作为阻挡层定义出第一P型离子注入区610和第二P型离子注入区620的位置，刻蚀碳化硅P型基层500、结型场效应区400，直到露出碳化硅N型漂移层300，参见图5所示。

在步骤S103中，在所述结型场效应400区和所述碳化硅P型基层500的侧壁分别形成第一P型离子注入区610和第二P型离子注入区620。

在本实施例中，结合图7所示，第一P型离子注入区610和第二P型离子注入区620均呈“L”形，第一P型离子注入区610和第二P型离子注入区620分别设置于结型场效应区400的两侧，且设于碳化硅N型漂移层300上。

在一个具体应用实施例中，采用化学气相沉积外延生长工艺，在碳化硅N型漂移层300上面、结型场效应区400和碳化硅P型基层500的侧壁和上面生长一层P型外延层600，参见图6所示。

进一步地，在形成P型外延层600后，刻蚀掉碳化硅P型基层500上表面的外延层，结型场效应区400的两侧形成第一P型离子注入区610和第二P型离子注入区620，参见图7。

在一个具体应用实施例中，第一P型离子注入区610和第二P型离子注入区620的掺杂浓度为1~5*10

在步骤S104中，在第一P型离子注入区610上形成第一P型离子重掺杂层111，在第二P型离子注入区620上形成第二P型离子重掺杂层112。

在本实施例中，第一P型离子注入区610由水平部和垂直部组成一个“L”形结构，第二P型离子注入区620同样由水平部和垂直部组成一个“L”形结构，其中，第一P型离子注入区610的垂直部与结型场效应区400的左侧和碳化硅P型基层500贴合，第二P型离子注入区620的垂直部与结型场效应区400的右侧和碳化硅P型基层500贴合，第一P型离子重掺杂层111设于第一P型离子注入区610的水平部上，且不与第一P型离子注入区610的垂直部接触，第二P型离子重掺杂层112设于第二P型离子注入区620的水平部上，且不与第二P型离子注入区620的垂直部接触。

在一个实施例中，步骤S104中，在第一P型离子注入区610上形成第一P型离子重掺杂层111，在第二P型离子注入区620上形成第二P型离子重掺杂层112，包括：采用氧化硅作为阻挡层，在第一P型离子注入区610的水平部以及第二P型离子注入区620的水平部注入铝离子，以形成第一P型离子重掺杂层111和第二P型离子重掺杂层112。

在本实施例中，第一P型离子重掺杂层111和第二P型离子重掺杂层112的掺杂浓度大于第一P型离子注入区610和第二P型离子注入区620的掺杂浓度，且第一P型离子重掺杂层111和第二P型离子重掺杂层112的厚度小于第一P型离子注入区610和第二P型离子注入区620的水平部的厚度。

在一个具体应用实施例中，可以在400℃环境温度下，采用SiO2氧化层作为阻挡层，对结型场效应区400左右两侧的第一P型离子注入区610和第二P型离子注入区620边缘处进行多次Al离子注入，以形成离子掺杂浓度为5~9*10

在步骤S105中，在所述碳化硅P型基层、所述第一P型离子注入区以及所述第二P型离子注入区的上表面形成N型注入层700。

在本实施例中，第一P型离子注入区610和第二P型离子注入区620与碳化硅P型基层500的上表面齐平，通过对第一P型离子注入区610、第二P型离子注入区620以及碳化硅P型基层500的上表面进行N型掺杂离子注入，从而在第一P型离子注入区610、第二P型离子注入区620以及碳化硅P型基层500的上表面形成N型注入层700。

在一个具体应用实施例中，在400℃环境温度下，采用SiO2氧化层作为阻挡层，对第一P型离子注入区610、第二P型离子注入区620以及碳化硅P型基层500的上表面进行多次氮离子注入，形成浓度为1~9*10

在一个具体应用实施例中，在步骤S105后，将步骤S105中制备的器件置于1200℃~1800℃的氩气环境中进行高温退火，退火时间为30~60min，从而激活各区中掺杂的杂质离子。

在步骤S106中，在所述N型注入层700的中央位置进行刻蚀形成刻蚀深槽，直至所述刻蚀深槽的深度大于所述碳化硅P型基层500以及所述N型注入层700的厚度之和，以使结型场效应区400呈“U”形，并将所述N型注入层700划分为所述第一N型源区710和所述第二N型源区720，将所述碳化硅P型基层500划分为第一碳化硅P型基区510和第二碳化硅P型基区520。

在本实施例中，结合图10所示，结型场效应区400呈“U”形，第一碳化硅P型基区510和第二碳化硅P型基区520分别位于结型场效应区400的U形槽的两侧，此时第一碳化硅P型基区510、第二碳化硅P型基区520以及结型场效应区400形成一个U形沟槽结构，第一碳化硅P型基区510的右侧表面与结型场效应区400的U形槽的左侧内壁对齐，第二碳化硅P型基区520的左侧表面与结型场效应区400的U形槽的右侧表面对齐。

在一个具体应用实施例中，可以采用感应耦合等离子体干法刻蚀N型注入层700、碳化硅P型基层500、结型场效应区400，直到结型场效应区400的中部，形成截面为U型的沟槽。

在一个具体应用实施例中，步骤S106中的刻蚀沟槽深度在1um~2um之间，宽度为1um~2um之间，参见图10所示。

在步骤S107中，在所述刻蚀深槽的内壁形成栅极氧化层800，并在所述刻蚀深槽内部淀积低K介质材料，以形成沟槽介质层900。

在本实施例中，结合图11所示，在刻蚀深槽的内壁形成栅极氧化层800，并沉积低K介质材料于刻蚀深槽中，形成沟槽介质层900。

低K介质材料包括但不限于MPS-SiOCH，SiOF、SiOC、SiO2等，沟槽介质层900用于提高被填充的沟槽栅绝缘层耐压。

在一个具体应用实施例中，将步骤S106中的器件设置于干氧环境中，环境温度1100℃，氧化时间8h，在步骤S106中生成的U形沟槽的内壁表面生长栅极氧化层800，栅极氧化层800的厚度为30nm，如图11所示。

在步骤S108中，对沟槽介质层900进行刻蚀形成多晶硅填充槽，并在多晶硅填充槽中淀积多晶硅材料，以形成第一栅极多晶硅101和第二栅极多晶硅102，结合图12所示。

在本实施例中，第一栅极多晶硅101设于沟槽介质层900与第一碳化硅P型基区510之间，第二栅极多晶硅102设于沟槽介质层900与第二碳化硅P型基区520之间。

通过设置第一栅极多晶硅101的深度大于第一碳化硅P型基区510的深度，第二栅极多晶硅102的深度大于第二碳化硅P型基区520的深度，此时，第一栅极多晶硅101与第一N型源区710、第一碳化硅P型基区510以及结型场效应区400的左侧相对，且中间由栅极氧化层800隔离，同样的，第二栅极多晶硅102与第二N型源区720、第二碳化硅P型基区520以及结型场效应区400的右侧相对，且中间由栅极氧化层800隔离，从而使得正向栅压时沟道能够连接结型场效应区400，保证电子电流通道的畅通。

在一个实施例中，步骤S108中，对沟槽介质层900进行刻蚀形成多晶硅填充槽，并在所述多晶硅填充槽中淀积多晶硅材料，包括步骤S108-1和步骤S108-2。

步骤S108-1：在掩膜版的掩盖下沿所述栅极氧化层800对所述沟槽介质层900进行刻蚀，分别在所述沟槽介质层900的两侧形成第一填充槽901和第二填充槽902，参见图11所示。

在本实施例中，第一填充槽的深度大于所述第一碳化硅P型基区的厚度，所述第二填充槽的深度大于第二碳化硅P型基区的厚度，所述沟槽介质层呈倒“T”形。

在一个具体应用实施例中，采用光刻膜刻蚀出第一填充槽901和第二填充槽902的位置，参见图11所示，第一填充槽901的下限一定要超出第一碳化硅P型基区510的下限，第二填充槽902的下限一定要超出第二碳化硅P型基区520的下限。

步骤S108-2：在所述第一填充槽901和所述第二填充槽902内淀积多晶硅材料，以分别在所述第一填充槽901和所述第二填充槽902内形成第一栅极多晶硅101和第二栅极多晶硅102。

在本实施例中，所述多晶硅材料中掺杂有N型掺杂离子。

在具体应用实施例中，POLY区10的宽度原则上在工艺能实现基础上尽可能小，以最大限度的减小GD电容。在U形沟槽内部淀积多晶硅材料，多晶硅材料为磷元素N型掺杂，掺杂浓度为1~10*10

在一个实施例中，沟槽介质层900呈倒“T”形；沟槽介质层900的深度大于第一栅极多晶硅101和第二栅极多晶硅102的深度。

在一些实施例中，沟槽介质层900呈倒“T”形结构，该倒“T”形结构由凸起部和底部组成。

在一些实施例中，第一栅极多晶硅101下面的底部厚度为栅极氧化层800的厚度的3-6倍。

在一些实施例中，第一栅极多晶硅101下面的底部厚度为100nm~300nm。

在一些实施例中，沟槽介质层900呈倒“T”形结构，该倒“T”形结构可以为由底部到上部的逐渐变窄的塔型结构。

在步骤S109中，在第一栅极多晶硅101、第二栅极多晶硅102、沟槽介质层900上形成隔离氧化层120，并对隔离氧化层120进行刻蚀以露出第一N型源区710和第二N型源区720。

在具体应用实施例中，在第一栅极多晶硅101、第二栅极多晶硅102、沟槽介质层900的上表面淀积SiO2以形成隔离氧化层120，隔离氧化层120还覆盖于栅极氧化层800上，参见图13所示。

在隔离氧化层120上表面采用光刻胶作为掩模版，刻蚀隔离氧化层120，以露出第一N型源区710和第二N型源区720，参见图14所示。

在一个实施例中，隔离氧化层120覆盖于第一N型源区710和第二N型源区720的上表面的一半区域。

在步骤S110中，在隔离氧化层120、所述第一P型离子注入区610、第二P型离子注入区620、第一P型离子重掺杂层111以及第二P型离子重掺杂层112上形成源极金属层130，参见图15所示。

在步骤S111中，在所述碳化硅衬底200的背面形成漏极金属电极层110，参见图15所示。

在一个具体应用实施例中，在步骤S109中制备的器件的正面淀积Ni/Ti/Ni/Ag叠层金属作为源极金属层130，在器件背面淀积Ni/Ti/Ni/Ag作为漏极金属电极层110，参见图15。

本申请提供的一种双沟槽碳化硅MOSFET及其制备方法，通过设置结型场效应区呈“U”形，并在结型场效应区的U形槽内形成沟槽介质层，且将第一栅极多晶硅设于沟槽介质层与第一碳化硅P型基区之间，所述第二栅极多晶硅设于沟槽介质层与第二碳化硅P型基区之间，将栅极氧化层设于沟槽介质层与结型场效应区之间，第一栅极多晶硅与第一碳化硅P型基区之间，以及第二栅极多晶硅与第二碳化硅P型基区之间，保障了正向栅极时沟道内的电子电流通道顺畅，并通过U形槽结构增加拐角和底部氧化层的厚度，并结合低K介质材料形成的沟槽介质层，提高U形槽拐角的抗击穿能力，从而提高SiC MOSFET的耐压能力以及可靠性。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。

实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。