一种SCR静电防护器件

技术领域

本发明涉及集成电路的静电放电保护技术领域，具体涉及一种SCR静电防护器件。

背景技术

由PNP和NPN耦合形成的PNPN SCR结构器件具有非常良好的鲁棒特性，仅需要消耗很小一部分芯片面积即可实现较高等级的ESD防护，但是常规SCR的维持电压偏低小于VDD，容易发生闩锁效应，导致芯片烧毁。

因此，有必要对传统SCR结构进行改进，提出一种新的SCR结构解决上述问题。

发明内容

有鉴于此，本发明提供一种SCR静电防护器件，用以实现提高器件的维持电压和抗闩锁能力。

本发明提供一种SCR静电防护器件，包括：衬底；位于所述衬底内的N阱和P阱；所述P阱和所述N阱边缘彼此紧靠，并且所述P阱和所述N阱的上表面与所述衬底的上表面齐平；

所述N阱内从左至右依次设有第一N+区、第一P+区以及第三P+区，所述第一N+区和所述第一P+区之间用浅沟槽隔离；所述P阱内从左至右依次设有第二N+区、第二P+区，所述第二N+区和所述第二P+区之间用浅沟槽隔离；所述P阱和所述N阱的分界处设有第三N+区；

所述P阱表面设有栅氧化层，所述栅氧化层左边与所述第三N+区的右侧相切，所述栅氧化层右边与所述第二N+区的左侧相切，所述栅氧化层上方为多晶硅；

所述第一N+区和所述第一P+区共同连接至电压VDD；所述第二P+区和所述第二N+区共同接至电压VSS；所述第三P+区和所述第三N+区短接。

优选地，所述第一N+区、第一P+区以及第三P+区的上表面与所述N阱的上表面齐平。

优选地，所述第二P+区、第二N+区以及第三N+区的上表面与所述P阱的上表面齐平。

优选地，所述第三P+区横跨所述P阱和所述N阱并浮空。

优选地，所述第一P+区和所述第三P+区之间采用浅沟槽隔离。

优选地，所述第一P+区和所述第三P+区之间的所述N阱表面形成有多晶硅。

优选地，所述第一P+区和所述第三P+区之间的所述P阱表面形成有SAB层。

优选地，由所述第二P+区、所述N阱和所述P阱构成PNP管Q1，由所述第一N+区、所述N阱和所述P阱构成NPN管Q2，由所述第一P+区、所述N阱和所述第三P+区构成PNP管Q3，由所述PNP管Q1、所述NPN管Q2、所述PNP管Q3和寄生阱电阻构成SCR电流泄放路径。

本发明的SCR静电防护器件，在传统SCR结构的基础上通过在SCR内嵌入一P+区，在N阱内第一P+区和阱分界处第三N+区之间插入形成第三P+区，并将第三P+区和第三N+区短接，形成PNP来减缓结构内部NPN和PNP的正反馈过程，以此获得高维持电压的特性，大大降低了闩锁风险。并且，本发明改进的SCR静电防护器件的结构简单，成本低。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1显示为传统的SCR结构的示意图；

图2、图3和图4分别显示为本发明实施例的第一种SCR静电防护器件的结构示意图、俯视图以及其对应的TLP测试曲线；

图5和图6分别显示为本发明实施例的第二种SCR静电防护器件的结构示意图以及其对应的TLP测试曲线；

图7和图8显示为本发明实施例的第三种SCR静电防护器件的结构示意图以及其对应的TLP测试曲线。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。然而，对于已经完成封装的芯片来说，各个电源/输入/输出引脚就成为人体模型(HBM)，机器模型(MM)，人体金属模型(HMM)等脉冲电流的进入的通道。强的ESD脉冲不仅会造成芯片的硬失效，还会诱发由于ESD防护器件设计不当所带来的各种效应(如latch-up闩锁效应，soft leakage软失效等)。除此之外，在芯片的制造过程中，只有极少数的的ESD失效可以直接检测出来。大部分的ESD损伤并不会对芯片的性能产生明显影响从而通过标准测试，最终进入到客户手中。这类芯片在各种应用场合中“带病工作”，不断的威胁着其所在系统的可靠性。

随着消费类电子产品在小型化、智能化方向的发展，静电或浪涌对其危害程度逐渐提高，然而，随着芯片面积的减少，ESD设计窗口不断缩小，这对ESD保护器件提出了更高的要求。为了保护内部电路和避免闩锁等问题，ESD保护器件的IV特性必须在ESD保护设计窗口内，需要具备低触发电压、高维持电压和低钳位等特点。可控硅SCR器件在小面积内能泄放比一般器件更大的电流，具有较高的ESD鲁棒性，因此被称为最具效率的ESD器件之一。与MOS、BJT或二极管相比，SCR结构具有鲁棒性高、回滞强、面积小、钳位电压低等优点。但由于SCR结构内部耦合的NPN和PNP双极结晶体管的正反馈作用，传统的SCR器件具有极低的维持电压，通常为1-2V，容易出现闩锁风险，因此将它们集成到实际的电路中是不现实的。目前已有一些增大维持电压的研究，增加SCR结构中寄生的双极型晶体管的基区宽度可以提高其维持电压，但同时也增大了面积，降低了稳健性。增加几个二极管到SCR或叠加SCR是另一种提高维持电压的方法，但是在现代工艺中，SCR的固有维持电压只有大约1.2V，这需要太多的器件来实现高维持电压。

为了解决此问题，本文通过对传统SCR结构的改进，提出了一种新的SCR静电防护器件，通过在SCR内嵌入PNP晶体管来减缓结构内部NPN和PNP的正反馈过程，以此获得高维持电压的特性，实现了器件的高鲁棒性等特点。

图1显示为传统的SCR结构的结构示意图。如图1所示，包括衬底、位于衬底内的N阱和P阱，N阱和P阱内为横向PNPN结构，其中N+区和P+区之间用浅沟槽隔离，P阱和N阱的分界处设有N+区。N+区与N阱内P+区也用浅沟槽隔离。P阱表面设有栅氧化层，栅氧化层左边与N+区的右侧相切，右边与P阱内N+区的左侧相切，栅氧化层上方为多晶硅。N阱内N+区和P+区共同连接至电压VDD，P阱内P+区和N+区共同接至电压VSS。

图2和图3显示为本发明实施例的一种SCR静电防护器件的结构示意图。如图2和图3所示，相比图1，本发明实施例的SCR静电防护器件只多了插入N阱内的P+区，该插入N阱内的P+区与横跨P阱和N阱的N+区短接。而且，这里插入N阱内的P+区与N阱内P+区是用浅沟槽隔离的。本发明实施例中，由P阱内P+区、N阱和P阱构成PNP管Q1，由N阱内N+区、N阱和P阱构成NPN管Q2，由N阱内P+区、N阱和插入N阱内的P+区构成PNP管Q3，由PNP管Q1、NPN管Q2、PNP管Q3和阱的寄生电阻(寄生阱电阻)构成SCR电流泄放路径。

当ESD电压施加到VDD端时，横跨NW和PW的N+区与P阱处于反偏状态，当ESD电压增加到一定值时，N+区与P阱发生雪崩击穿，产生大量的载流子，并流过N阱和P阱，由于N阱和P阱本身存在电阻RNW和RPW所以会产生一定的压降，当压降达到0.7V时SRC的通道打开泄放ESD电流。当注入电流持续增大，引入的PNP(Q3)和NMOS会形成相应的旁路通道，分摊部分Q1电流进而降低Q1的β增益，最终降低SCR内部Q1与Q2正反馈效应提高器件的维持电压。如图4所示，显示为本发明实施例的第一种SCR静电防护器件对应的TLP测试曲线。靠左边的曲线为传统SRC的曲线，靠右边的曲线为图2所示本发明实施例的SRC的曲线。本发明将维持电压提高至5.8V，接近6.4V的触发电压，故本发明SCR结构基本没有闩锁风险。

图5和图7是考虑到在先进集成电路工艺中会引入Silicide工艺降低表面电阻，采用Poly和SAB来阻止N阱中两个P+区因Silicide工艺而导致短路而提出的另外两种实施例。

具体地，图5和图6分别显示为本发明实施例的第二种SCR静电防护器件的结构示意图以及其对应的TLP测试曲线。其与第一种的主要区别在于：插入N阱内的P+区与N阱内P+区之间的N阱表面形成有多晶硅结构。

图7和图8显示为本发明实施例的第三种SCR静电防护器件的结构示意图以及其对应的TLP测试曲线。其与第一种的主要区别在于：插入N阱内的P+区与N阱内P+区之间的所述P阱表面形成有SAB层。

本发明实施例的SCR静电防护器件，在原有SCR结构的基础上，通过增加一个P+区，具体通过在N阱内P+区和分界处N+区之间插入P+区，并将插入的P+区和分界处N+区短接，就使得SCR内部正反馈效应降低，提高器件的维持电压，方法简单并且改进的结构简单，成本低，具有较高的使用价值。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。