一种高速串行器解串器及其二分频电路

技术领域

本发明涉及集成电路技术领域，具体涉及一种高速串行器解串器及其二分频电路。

背景技术

高速串行器-解串器(Serializer/Deserializer，简称SerDes电路)作为高速串行链路的典型代表，具有较少引脚数、高传输速率、长传输距离等优点。分频器常用于SerDes电路中，可用于对时钟信号的调整，其作用是将高频时钟调制为低频时钟。

基于锁存结构D触发器构成的二分频电路中，两D触发器的控制信号为差分信号时，控制信号切换时会通过MOS管之间的耦合电容反映到输出波形上，造成输出信号出现毛刺(glitch)，当毛刺过大则容易对后续电路产生干扰，导致分频比错误。

发明内容

有鉴于此，本说明书实施例提供一种高速串行器解串器及其二分频电路，对锁存器构成的二分频电路进行了改进，能够消除二分频电路输出端的毛刺，保证了二分频电路具有准确的分频比，降低了高速串行器解串器受到二分频电路毛刺的干扰影响。

本说明书实施例提供以下技术方案：

本说明书实施例提供一种二分频电路，包括第一锁存电路和第二锁存电路，所述第一锁存电路的数据输入端、数据输出端对应与所述第二锁存电路的数据输出端、数据输入端首尾相连，所述第一锁存电路的差分时钟信号与第二锁存电路的差分时钟信号同源且相位相反，所述第一锁存电路和所述第二锁存电路各自包括相应的锁存器、第一电容和第二电容，其中在每个锁存电路中，第一电容并联在该锁存电路的锁存器反相输出端和反相输入端之间，第二电容并联在该锁存电路的锁存器同相输出端和同相输入端之间。

优选地，所述第一电容包括第一MOS电容，第一MOS电容中的MOS晶体管的栅极与所述锁存器的反相输入端连接，第一MOS电容中的MOS晶体管的源极、漏极短接后与所述锁存器的反相输出端连接；和/或，第二电容包括第二MOS电容，第二MOS电容中的MOS晶体管的栅极与所述锁存器的同相输入端连接，第二MOS电容中的MOS晶体管的源极、漏极短接后与所述锁存器的同相输出端连接。

优选地，所述锁存器包括第一反相器、第二反相器、第三反相器、第四反相器、第一开关、第二开关和第三开关，其中第一反相器的输入端与所述锁存器的同相输入端连接，第二反相器的输入端与所述锁存器的反相输入端连接，第三反相器的输入端与第一反相器的输出端连接后连接于所述锁存器的反相输出端，第四反相器的输入端与第二反相器的输出端连接后连接于所述锁存器的同相输出端，第三反相器和第四反相器构成锁存单元，所述锁存单元受控于所述第一开关，所述第一开关的控制端与所述差分时钟信号的同相时钟信号连接以使所述锁存单元受控于所述差分时钟信号的同相时钟信号的开关控制；第二开关的控制端与所述差分时钟信号的同相时钟信号连接，第三开关的控制端与所述差分时钟信号的反相时钟信号连接，第一反相器和第二反相器通过第二开关连接电源，以及第一反相器和第二反相器通过第三开关连接地。

优选地，所述第一反相器包括第一晶体管和第二晶体管，所述第二反相器包括第三晶体管和第四晶体管，所述第三反相器包括第五晶体管和第六晶体管，所述第四反相器包括第七晶体管和第八晶体管；其中，所述第一晶体管的栅极和所述第二晶体管的栅极连接后与所述锁存器的同相输入端连接，所述第一晶体管的漏极和所述第二晶体管的漏极连接后与所述锁存器的反相输出端连接，所述第一晶体管的源极通过所述第二开关连接电源，所述第二晶体管的源极通过所述第三开关连接地；所述第三晶体管的栅极和所述第四晶体管的栅极连接后与所述锁存器的反相输入端连接，所述第三晶体管的漏极和所述第四晶体管的漏极连接后与所述锁存器的同相输出端连接，所述第三晶体管的源极通过所述第二开关连接电源，所述第四晶体管的源极通过所述第三开关连接地；所述第五晶体管的栅极和所述第六晶体管的栅极连接后与所述锁存器的同相输出端连接，所述第七晶体管的栅极和所述第八晶体管的栅极连接后与所述锁存器的反相输出端连接，所述第五晶体管的漏极和所述第六晶体管的漏极连接后与所述锁存器的反相输出端连接，所述第七晶体管的漏极和所述第八晶体管的漏极连接后与所述锁存器的同相输出端连接，所述第五晶体管的源极、第七晶体管的源极连接电源，所述第六晶体管的源极、第八晶体管的源极通过所述第一开关连接地，其中所述第一开关的控制端作为所述锁存单元的时钟控制端与所述差分时钟信号的同相时钟信号连接。

优选地，所述第一开关包括第九晶体管，其中所述第九晶体管的栅极作为所述第一开关的控制端与所述差分时钟信号的同相时钟信号连接，所述第九晶体管的源极接地，所述第九晶体管的漏极与所述第六晶体管的源极、第八晶体管的源极连接；和/或，所述第二开关包括第十晶体管，其中所述第十晶体管的栅极作为所述第二开关的控制端与所述差分时钟信号的同相时钟信号连接，所述第十晶体管的源极连接电源，所述第十晶体管的漏极与所述第一晶体管的源极、第三晶体管的源极连接；和/或，所述第三开关包括第十一晶体管，其中所述第十一晶体管的栅极作为所述第三开关的控制端与所述差分时钟信号的反相时钟信号连接，所述第十一晶体管的源极接地，所述第十一晶体管的漏极与所述第二晶体管的源极、第四晶体管的源极连接。

优选地，所述第一晶体管的尺寸和所述第三晶体管的尺寸相同；和/或，所述第二晶体管的尺寸和所述第四晶体管的尺寸相同；和/或，所述第五晶体管的尺寸和所述第七晶体管的尺寸相同；和/或，所述第六晶体管的尺寸和所述第八晶体管的尺寸相同。

优选地，第一MOS电容中的晶体管尺寸不大于所述第一晶体管的尺寸；和/或，第二MOS电容中的晶体管尺寸不大于所述第三晶体管的尺寸。

优选地，第一MOS电容中的晶体管尺寸与所述第一晶体管的尺寸成正比关系；和/或，第二MOS电容中的晶体管尺寸与所述第三晶体管的尺寸成正比关系。

优选地，所述第一电容的电容大小与所述第二电容的电容大小相同。

本说明书实施例还提供一种高速串行器解串器，所述高速串行器解串器包括时钟分频电路，所述时钟分频电路包括如本申请中任意一项所述的二分频电路。

与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：

通过在锁存器内引入电容，即在锁存器的输出端和输入端之间引入电容，能够保证基于两锁存电路的二分频电路中，在一个时钟时刻内，一个锁存器采样，一个锁存器锁存，很好地抑制或消除了锁存器在时钟跳变时容易产生毛刺的可能性，有效地避免了二分频电路的分频比受到毛刺影响，降低了二分频电路对后级电路影响。

另外，电容的引入改进方案中，可以保持锁存电路结构不作过多改动，而仅在锁存器的输入端和输出端之间加入上述电容，因而需要改动的电路少，容易在各种分频电路上实施。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本申请中基于两级锁存电路的二分频电路结构示意图；

图2是本申请中锁存电路内部引入电容消除毛刺的电路结构示意图；

图3是本申请中在锁存电路内部引入电容后二分频电路的工作波形示意图。

具体实施方式

下面结合附图对本申请实施例进行详细描述。

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。

还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。

现有串行器/解串器(SerDes)中时钟分频通常以二分频为基础进行时钟分频，比如偶数分频比的时钟分频通常以二分频电路为基础进行分频，而且二分频电路通常是由两路锁存电路首尾相连构成。如图1所示，两锁存电路首尾相连构成的二分频电路，第一锁存电路latch1的第一同相输出端Qp1和第一反相输出端Qn1与第二锁存电路latch2的第二同相输入端Dp2和第二反相输入端Dn2相连，latch2的第二同相输出端Qp2和第二反相输出端Qn2与latch1的第一同相输入端Dp1和第一反相输入端Dn1相连，以及latch1和latch2的差分时钟信号完全反相，即latch1的差分时钟信号与latch2的差分时钟信号完全反相，比如latch1的同相时钟输入端接同相时钟信号Cp和反相时钟输入端接反相时钟信号Cn，则latch2的同相时钟输入端接反相时钟信号Cn和反相时钟输入端接同相时钟信号Cp，以此达到同一时刻两路锁存器工作状态不一样，一路锁存，一路采样。

当电路工作时，时钟信号Cn、Cp的状态变化两次，Qp2和Qn2的状态才变化一次，以此实现二分频的功能。

具体地，当二分频电路正常工作时，假设电路起始状态latch1输出端口Qp1为高电平，Qn1为低电平，在某一时刻T1，latch1保持，latch2采样，根据电路连接关系，latch2的输出端Qp2为高电平，Qn2为低电平。下一时刻T2，latch1采样，latch2保持，latch1的Qp1为低电平，Qn1为高电平；latch2的Qp2和Qn2保持上一个时刻的状态。下一时刻T3，latch1保持，latch2采样，latch1的输出Qp1和Qn1保持上一时刻状态，latch2的Qp2为低电平，Qn2为高电平，后续时刻依次循环往复。

综上，时钟Cn、Cp的状态变化两次，Qp2和Qn2的输出状态才变化一次，以此实现二分频的功能。但由于每次Cn、Cp时钟跳变，对应的锁存和采样电路不能及时工作，因而在输出端会产生毛刺。

因此，二分频电路容易在时钟跳变时产生毛刺，而且当毛刺较大时，容易造成二分频电路输出的分频比不准确，甚至是出现分频比错误问题。

基于此，本说明书实施例提出了一种二分频毛刺消除电路处理方案：如图2所示，基于两锁存器首尾相连构成的二分频电路中，在每个锁存器的输入端与输出端之间并联设置电容(比如图2示意的MOS电容)来消除毛刺，其中电容并联在该锁存器电路的输出端和输入端之间且信号相位相反，从而利用电容能够抵消电路中产生的毛刺。具体地，在每个锁存器电路中，配置有第一电容和第二电容共两个电容，且第一电容(比如图2示意的C1)的两端分别连接该锁存器的反相输出端和反相输入端，第二电容(比如图2示意的C2)的两端分别连接该锁存器的同相输出端和同相输入端，用于消除输出端的毛刺。需要说明的是，第一电容和第二电容的位置可以互换。

因此，通过在二分频电路的锁存器电路中采用电容后，不仅能够保证原分频电路进行二分频处理，而且能够利用电容来消除毛刺信号，从而二分频电路能够准确地对差分时钟(即差分的Cn、Cp)进行精准的二分频。

以下结合附图，说明本申请各实施例提供的技术方案。

针对二分频电路容易受到时钟跳而产生毛刺的问题，本说明书实施例提供一种二分频电路，能够抑制毛刺产生或消除毛刺，避免毛刺影响二分频的分频比结果。

参考图1-图2示意，基于两锁存电路的一种二分频电路，可以包括：第一锁存电路latch1和第二锁存电路latch2，其中第一锁存电路latch1的数据输入端(比如图2示意的Dn1反相输入端、Dp1同相输入端的差分输入形式)、数据输出端(比如图2示意的Qn1反相输出端、Qp1同相输出端的差分输出形式)对应地与第二锁存电路latch2的数据输出端、数据输入端首尾相连，以及第一锁存电路latch1的差分时钟信号与第二锁存电路latch2的差分时钟信号同源且相位相反，比如latch1的差分时钟输入端对应地与被分频的差分时钟信号Cn、Cp连接，则latch2的差分时钟输入端则对应地与被分频的差分时钟信号Cp、Cn连接，保持latch1和latch2的时钟同源但相位相反。基于latch1和latch2的时钟信号Cn、Cp完全反相，能够以此达到同一时刻两路锁存器工作状态不一样，一路锁存，一路采样。因此，电路正常工作时，时钟信号Cn、Cp的状态变化两次，Qp2和Qn2的状态才变化一次，能够实现二分频功能。

另外，针对锁存电路latch1、latch2，即第一锁存电路latch1和第二锁存电路latch2，则每个锁存电路可以各自包括相应的锁存器、第一电容和第二电容，这时可以利用电容来抑制和消除锁存器在时钟跳变时产生毛刺的可能性。具体地，在每个锁存电路中，参考图2示意，第一电容C1并联在该锁存电路的锁存器反相输出端(比如图2示意的Qn)和反相输入端(比如图2示意的Dn)之间，以及第二电容C2并联在该锁存电路的锁存器同相输出端(比如图2示意的Qp)和同相输入端(比如图2示意的Dp)之间。

在锁存器内引入电容后，并基于两锁存电路构成的二分频电路，其对应的工作波形示意如图3示意，此时Cn、Cp时钟跳变处，也不会出现毛刺，避免了二分频电路产生毛刺甚至是受到毛刺影响，提高了二分频电路分频比的准确性，保证了后续电路能够正常工作。

因此，通过在锁存器内引入电容，即在锁存器的输出端和输入端之间引入电容，能够保证基于两锁存电路的二分频电路中，在一个时钟时刻内，一个锁存器采样，一个锁存器锁存，很好地抑制或消除了锁存器在时钟跳变时容易产生毛刺的可能性，有效地避免了二分频电路的分频比受到毛刺影响，降低了二分频电路对后级电路影响。

另外，可以保持锁存电路结构不作过多改动，而仅在锁存器的输入端和输出端之间加入上述电容，因而需要改动的电路少，容易在各种分频电路上实施。

需要说明的是，前述示例中的电容，可以是在集成电路设计电容的新方式，也可以是独立电容的传统方式。下面以在集成电路内部采用MOS晶体管实现MOS电容的新方式作示例性说明。

参考图2示意，第一电容C1包括第一MOS电容，此时第一MOS电容中的MOS晶体管的栅极与所述锁存器的反相输入端(如图2示意的Dn)连接，第一MOS电容中的MOS晶体管的源极、漏极短接后与所述锁存器的反相输出端(如图2示意的Qn)连接；和/或，第二电容C2包括第二MOS电容，第二MOS电容中的MOS晶体管的栅极与所述锁存器的同相输入端(如图2示意的Dp)连接，第二MOS电容中的MOS晶体管的源极、漏极短接后与所述锁存器的同相输出端(如图2示意的Qp)连接。

相比于采用传统电容，通过在集成电路内集成设计MOS电容，版图面积更小，能够节约成本。

在一些实施方式中，上述示例中的锁存器以反相器为核心进行实现，即反相器在开关配合下实现锁存功能或采样功能，从而保证锁存器处于稳定状态下的锁存工作或采样工作状态，有效地抑制毛刺产生可能，而且因两级锁存器的二分频电路中，其中一个锁存器仅处于锁存状态或处于采样工作状态，而另一个锁存器对应地处于采样状态或锁存状态，这时即使可能有毛刺产生可能，但在电容对毛刺抵消作用下，二分频电路不会存在对毛刺进行采样或锁存的结果，因而二分频电路基本不会受到毛刺影响。

实施中，所述锁存器包括第一反相器10、第二反相器20、第三反相器30、第四反相器40、第一开关50、第二开关60和第三开关70。

锁存器内部的电路连接关系如下：第一反相器10的输入端与所述锁存器的同相输入端(如图2示意的Dp)连接，第二反相器20的输入端与所述锁存器的反相输入端(如图2示意的Dn)连接，第三反相器30的输入端与第一反相器10的输出端连接后连接于所述锁存器的反相输出端(如图2示意的Qn)，第四反相器40的输入端与第二反相器20的输出端连接后连接于所述锁存器的同相输出端(如图2示意的Qp)，第三反相器30和第四反相器40构成锁存单元，所述锁存单元受控于所述第一开关50，所述第一开关50的控制端与所述差分时钟信号的同相时钟信号(如图2示意的Cp)连接以使所述锁存单元受控于所述差分时钟信号的同相时钟信号的开关控制；第二开关60的控制端与所述差分时钟信号的同相时钟信号连接，第三开关70的控制端与所述差分时钟信号的反相时钟信号(如图2示意的Cn)连接，第一反相器10和第二反相器20通过第二开关60连接电源VDD，以及第一反相器10和第二反相器20通过第三开关70连接地GND。

上述电路中，第一反相器10、第二反相器20、第二开关60和第三开关70共同构成采样器，因而第二开关60和第三开关70在Cp、Cn差分时钟信号信号控制下，以此实现采样功能。以及，第三反相器30、第四反相器40和第一开关50构成受控于Cp时钟信号的锁存器，以在Cp时钟信号控制下实现锁存功能。因此，即使每次Cn、Cp时钟跳变，对应的锁存和采样电路均能够及时工作，不容易在输出端产生毛刺，而且即使产生毛刺，C1、C2电容也能够及时地对毛刺消除，所以二分频电路不受到毛刺影响，能够保证分频比准确性。

在一些实施方式中，上述示例中的反相器，可以采用MOS晶体管实现的反相器形式，也可以是采用非晶体管实现的反相器形式。下面以MOS晶体管实现反相器进行示例性说明。

参考图2示意，第一反相器10包括第一晶体管M

各反相器的晶体管连接关系如下：M

综上，采样功能示意如下：M

锁存功能示意如下：M

输入端、输出端示意如下：M

毛刺消除的示意如下：电容C1、C2分别连接在锁存器的输出端Qn、Qp，其中第一MOS电容(如图2示意的C1)的源极和漏极相连并接到Qn端，第一MOS电容的栅极接Dn信号，用于消除输出端Qn的毛刺；第二MOS电容(如图2示意的C2)的源极和漏极相连并接到Qn端，第二MOS电容的栅极接Dp信号，用于消除输出端Qp的毛刺。此时，二分频电路工作在锁存时刻，即使时钟信号Cn、Cp的跳变会通过反相器MOS管的寄生电容耦合到输出端而容易造成输出波形出现毛刺，但MOS电容输入端为锁存器输入端口的反向信号，两个信号经过MOS电容后能够消除毛刺。

在一些实施方式中，上述示例中的第一开关、第二开关、第三开关等开关电路，可以采用晶体管作为开关和核心电路，也可以是采用非晶体管的开关形式。下面以MOS晶体管为开关进行示例性说明。

参考图2示意，所述第一开关50包括第九晶体管M

因此，加入MOS电容能够消除毛刺的同时，仍然保留了该电路简单的结构，同时MOS电容的版图面积较小，可以节约成本。

另外，本实施例使用的差分结构，该结构在高速接口电路中使用广泛，而且能够在二分频电路中消除毛刺，所以有助于提高高速接口电路的准确性，能够适应各种高速接口应用场合，例如串行器解串器(SerDes)。

在一些实施方式中，可以针对晶体管的尺寸进行优化改进，以此提高电路整体性能，简化电路设计等。

在一种示例中，鉴于第一晶体管M

在一些实施方式中，针对MOS电容的设计，同样可以进行优化设计，既有利于改善MOS电容在电路中的性能，又有利于简化电路结构。

在一种示例中，可以采用相同的第一电容和第二电容，即第一电容的电容大小与所述第二电容的电容大小相同，进一步可以将第一MOS电容和第二MOS电容设置有相同尺寸的MOS电容。

在一种示例中，第一MOS电容中的晶体管尺寸不大于第一晶体管M

在一种示例中，第一MOS电容中的晶体管尺寸与第一晶体管M

以上所述仅为本发明的一种实施例，应当指出，本发明可以应用于多种分频电路中，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本发明的保护范围。

基于相同发明构思，一种高速串行器解串器，所述高速串行器解串器包括时钟分频电路，其特征在于，所述时钟分频电路包括如本申请中上述任意一项示例所述的二分频电路。

需要说明的是，串行器解串器(SerDes)中通常包括有锁相环的时钟分频电路，因而可以在时钟分频电路中采用能够消除毛刺的上述二分频电路作为锁相环时钟分配单元的核心电路，从而能够保证时钟分配单元不会产生毛刺，从而保证串行器解串器能够工作在高速状态。

本说明书中，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的实施例而言，描述比较简单，相关之处参见前述实施例的部分说明即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。