一种交错堆叠DDR模组及其热分析方法

技术领域

本发明涉及半导体的技术领域，尤其涉及一种交错堆叠DDR模组及其散热结构的热分析方法。

背景技术

电子行业中普遍存在一种“10℃法则”，即器件所处的环境温度每上升10℃时，其失效率会增加一个数量级。因此，针对集成电路封装散热设计，芯片结温即使只是降低1℃都有可能较好地提高芯片整体的可靠性。

芯片封装密度急剧增加使得传统封装技术已经难以满足高性能需求，系统级封装(System-in-Package，SiP)应运而生，SiP是封装技术和架构不断创新的综合体现，实现了系统轻、薄、小、高性能和高可靠性的目标。三维堆叠封装是系统级封装常用的组装形式，对于堆叠芯片而言，各层芯片产生的热量会相互耦合，容易导致芯片过热而失效，因此针对三维堆叠封装的结温优化设计具有重要意义。以堆叠DDR模组为例，裸芯片与裸芯片之间仅通过粘接胶粘接，热耦合效应严重，从而引发结温的进一步上升，严重情况下将导致芯片过热而失效。

常用三维堆叠封装形式包括金字塔型叠层封装、悬臂式叠层封装等，如图1，图2所示。其中，图1为金字塔型叠层封装，上层芯片的尺寸小于下层芯片的尺寸，芯片(die1、die2)的信号通过侧边的键合线传输到基板上，最后经焊球传递到PCB上，芯片之间通过粘接胶粘接，由塑封料包裹住芯片以防外界环境干扰。图2为悬臂式叠层封装，与金字塔型叠层封装不同，封装体内的芯片(die1、die2)尺寸一致，并且芯片与芯片之间添加了一层硅中介层(Si interpose)，为芯片键合腾出空间。

金字塔型叠层封装对不同尺寸芯片放置具有一定的要求，散热通道较为固定；悬臂式叠层封装则需要在每两层芯片之间添加硅中介层，增加了垂直方向散热通道长度。本发明提出了一种多层交错三维堆叠型封装，对芯片尺寸无严格要求，同时减少了硅中介层的使用，通过优化芯片间交叠长度以进一步减小热阻，降低芯片结温。

发明内容

本发明要解决的技术问题是提供一种交错堆叠DDR模组及其热分析方法，针对上述技术问题的一个或则多个提供。

为实现上述目的，一方面，本发明提供一种交错堆叠DDR模组，包括：

一基板；

一多芯片交错堆叠结构，由多个芯片交错堆叠而成，多芯片交错堆叠结构配置于所述基板上；以及

一封装体，包覆所述多芯片交错堆叠结构。

在一些实施方式中，多芯片交错堆叠结构通过第一粘着层与所述基板连接，所述多芯片交错堆叠结构各个芯片之间通过第二粘着层连接。

在一些实施方式中，多芯片交错堆叠结构由多个第一芯片及多个第二芯片交互交错并以一偏移量堆叠而成，相邻所述第一芯片和第二芯片的偏移量相同。

在一些实施方式中，所述芯片的宽度为5mm，长度为10mm，厚度为0.1mm，第一粘着层的宽度为5mm，长度为10mm，厚度为0.02mm，第二粘着层宽度为4.5mm，长度为10mm，厚度为0.02mm，相邻所述第一芯片和第二芯片的偏移量X为2.5mm，所述封装介质的厚度为0.9mm。

另一方面，本发明提供一种交错堆叠DDR模组散热的热分析方法，包括：

对交错堆叠DDR模组进行区域划分，分别记为区域1、区域2、区域3以及区域4；

其中，所述区域1为多芯片交错堆叠结构向上延伸的封装部分，所述区域2为多芯片交错堆叠结构的芯片重叠部分，所述区域3和区域4分别为多芯片交错堆叠结构的芯片非重叠部分；

获取每个区域内组件的厚度、组件的热导率以及热流通路截面积，得到所在区域的传导热阻，分别为R

通过公式Ⅰ，得到总区域的传导热阻R

其中，公式Ⅰ为：R

其中，R

R

在一些实施方式中，多芯片交错堆叠结构通过第一粘着层与所述基板连接，所述多芯片交错堆叠结构各个芯片之间通过第二粘着层连接，所述多芯片交错堆叠结构由多个第一芯片及多个第二芯片交互交错并以一偏移量堆叠而成，相邻所述第一芯片和第二芯片的偏移量相同。

在一些实施方式中，区域1内的组件包括封装介质，所述区域2内的组件包括芯片的重叠部分、该重叠部分对应的芯片与基板之间的第一粘着层以及各个芯片之间的第二粘着层，所述区域3内的组件包括芯片的非重叠部分、该非重叠部分对应的芯片与基板之间的第一粘着层以及相邻第一芯片之间的封装介质，所述区域4内的组件包括芯片的非重叠部分以及相邻第二芯片之间的封装介质。

在一些实施方式中，还包括：获取芯片的厚度、长度、宽度，相邻所述第一芯片和第二芯片的偏移量，第一粘着层的厚度、长度、宽度，第二粘着层的厚度、长度、宽度以及封装介质的厚度，得到每个区域内组件的厚度以及热流通路截面积。

在一些实施方式中，还包括：获取芯片的热导率、第一粘着层的热导率、第二粘着层的热导率以及封装介质的热导率，得到每个区域内组件的热导率。

附图说明

图1是金字塔型叠层封装示意图；

图2是悬臂式叠层封装示意图；

图3是本发明一实施例的DDR模组的等轴视图；

图4是本发明一实施例的DDR模组的侧视图；

图5是本发明一实施例的DDR模组的说明图；

图6是本发明一实施例的区域划分示意图；

图7是本发明一实施例的区域总热阻随芯片交叠长度的变化趋势图；

图8是本发明一实施例的五组芯片交叠长度的DDR模组三维封装模型；

图9是本发明一实施例的交叠长度为0.5mm情况下的DDR模组中die5的热谱图；

图10是本发明一实施例的DDR模组结温随芯片交叠长度的变化趋势图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本具体实施方式披露了一种交错堆叠DDR模组，包括：一基板；一多芯片交错堆叠结构，由多个芯片交错堆叠而成，其中，多芯片交错堆叠结构通过第一粘着层与所述基板连接，所述多芯片交错堆叠结构各个芯片之间通过第二粘着层连接；以及一封装体，包覆所述多芯片交错堆叠结构。

需要指出的是：

本发明实施例的基板是指但不限于覆铜箔层压板。本发明实施例的芯片是指但不限于裸片，裸片为晶圆经过切割测试后没有经过封装的芯片，这种裸片上只有用于封装的压焊点。本发明实施例的封装体是指但不限于环氧模塑料，塑封过程是用传递成型法将环氧模塑料挤压入模腔,并将其中的半导体芯片包埋，同时交联固化成型，成为具有一定结构外型的半导体器件。本发明实施例的第一粘着层和第二粘着层是指但不限于环氧粘接层。其中，实现多层交错堆叠立体组装可以使用单片顺次组装或者多片一次组装。

进一步，在本申请提供的多芯片交错堆叠结构的各种实施方式中，多芯片交错堆叠结构由多个第一芯片及多个第二芯片交互交错并以一偏移量堆叠而成，相邻所述第一芯片和第二芯片的偏移量相同。

进一步，在本申请提供的交错堆叠DDR模组最优选实施例中，所述芯片的宽度为5mm，长度为10mm，厚度为0.1mm，第一粘着层的宽度为5mm，长度为10mm，厚度为0.02mm，第二粘着层宽度为4.5mm，长度为10mm，厚度为0.02mm，相邻所述第一芯片和第二芯片的偏移量X为2.5mm，所述封装介质的厚度为0.9mm。

作为本发明最优选的实施例，其热分析方法如下：

如图3至5所示，

本发明以包含5颗芯片的DDR模组为例(但不限于5颗芯片)，各层芯片交错堆叠，芯片与芯片之间由粘接胶粘接。

图3和图4分别为DDR模组的等轴视图和侧视图，顶层芯片(die5)为IPD芯片，其余四层(die1～die4)都为DDR芯片。图5为DDR模组的说明图，将两侧延伸出来的部分称为交叠区，交叠区的宽度称为芯片交叠长度，模组中由裸芯片与粘接胶组成的部分称为接触区，adh1～adh5表示芯片粘接胶。表1是DDR模组中各组件的尺寸及材料参数。初始模型中，最底层芯片与封装基板的交错堆叠粘接胶长度(adh1)为5mm，芯片间粘接胶长度(adh2～adh5)设为4.5mm，芯片交叠长度则为0.5mm。按照表1中的数据进行建模，其中IPD芯片功耗设为0.1W，其余各层DDR芯片均设为0.5W。

表1 DDR模组内各组件的尺寸及材料参数(初始模型)

与金字塔型叠层封装和悬臂式叠层封装不同，交错堆叠DDR模组采用芯片交互堆叠的方式进行叠层封装。芯片之间交叠长度的变化既会改变交叠区塑封料热阻的大小，也会改变接触区的热阻，进而改变不同传热路径上热流的大小，理论分析模型如图6所示。

其中，斜线区域1为多芯片交错堆叠结构向上延伸的封装部分，斜线区域2为多芯片交错堆叠结构的芯片重叠部分，斜线区域3和斜线区域4分别为多芯片交错堆叠结构的芯片非重叠部分。

将芯片交叠长度设为x(mm)，则区域2中的长度为5-x(mm)，根据传导热阻的计算公式R＝d/(λ*A),其中R表示传导热阻，d为平板的厚度，λ为组件的热导率，A为热流通路截面积。可以近似得到区域1～4的传导热阻随芯片交叠长度x的变化规律。以区域1和区域2的传导热阻计算为例：

区域3和区域4的热阻计算方法类似，故直接给出计算结果：

区域总热阻可表达为：

R

将上述各个区域热阻的计算结果代入区域总热阻的函数表达式，其中，

R

可得：

将函数表达式转换成函数图像，如图7所示。

由图7可知，当芯片交叠长度由0.5mm增加到2.5mm时，区域总热阻会不断下降，加上芯片间热耦合效应随着芯片交叠长度的增加而不断减小，二者共同作用致使结温持续下降。

接着，在仿真软件里建立DDR模组的三维堆叠封装模型，初始模型中，交叠长度设为0.5mm，步长为0.5mm(不局限于0.5mm)，考虑到封装结构可靠性，交叠长度主要选取0.5mm、1mm、1.5mm、2mm和2.5mm共5种情况进行验证，各模型如图8所示。

图9为芯片交叠长度为0.5mm情况下DDR模组三维封装模型中top层(die5)的热谱图，从图中可知，die5的最高结温为74.87℃。

表2给出了五组芯片交叠长度下得到的DDR模组中die5的结温值，为更加清晰地观察结温随芯片交叠长度的变化趋势，将表4.3中的数据绘制成二维图像，如图8所示。

表2不同芯片交叠长度时DDR模组top层芯片die5结温统计

由图10可知，当芯片交叠长度由0.5mm增加到2.5mm时，DDR模组的温度不断下降，当芯片交叠长度为0.5mm时，DDR模组结温出现最大值为74.87℃。当芯片交叠长度为2.5mm时，DDR模组结温出现最小值为72.17℃，这表明在一定范围内适当增加芯片交叠长度有利于堆叠多芯片封装的散热。

以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。