一种基于延迟锁相环的数据恢复电路

技术领域

本申请涉及数据串并接口传输技术领域，特别涉及一种基于延迟锁相环的数据恢复电路。

背景技术

基于bang-bang DLL(delayed lock loop，延迟锁相环)的数据恢复电路，具有电路简单，功耗低，面积小等特点，在现代的有线通信系统中得到广泛的应用。Bang bang(又可称之为binary)相位检测器(Phase Detector，PD)的电路简单，速度快，在高速的数据恢复电路中具有举足轻重的作用。

如图1所示，现有技术中提供了一种基于模拟bang-bang DLL的数据恢复电路，主要由相位检测器(Phase detector，PD),电荷泵(charge Pump，CP)和相位插值器(Phaseinterpolator，PI)组成。其存在的最大问题是电荷泵的电流镜的失配问题，而电流镜失配会导致输入高频抖动的时候，时钟的采样点发生偏移，导致采错数据，增加误码率。

如图2所示，现有技术中还提供了另一种数字DLL数据恢复电路，与图1相比，数字DLL的数据恢复电路用移位寄存器(phase shifter)和数模转换器(digital to Analogconverter，DAC)代替了电荷泵和电容C，虽然可从根本上消除电荷泵的电流镜失配问题，但数字DLL的速度受限于移位寄存器和DAC的速度，使得带宽不能做大，影响对高频抖动的跟踪性能。

鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种基于延迟锁相环的数据恢复电路，以便在解决电流镜失配问题、降低误码率的同时，有效扩展带宽的可取值范围以提高数据恢复电路对高频抖动的跟踪性能。

为解决上述技术问题，第一方面，本申请公开了一种基于延迟锁相环的数据恢复电路，包括主环路和补偿支路；所述主环路包括：

相位检测器，用于检测数据信号与时钟信号的相位差并输出对应的检测结果信号和降采样结果信号；所述降采样结果信号由所述检测结果信号经降采样处理生成；

与所述相位检测器连接的电荷泵，用于生成并输出与所述检测结果信号对应的电流信号；

与所述电荷泵连接的储能器，用于生成并输出与所述电流信号对应的电压信号；

与所述储能器连接的相位插值器，用于生成并输出与所述电压信号对应的时钟调节信号至所述相位检测器，以便调节所述时钟信号的相位，令所述时钟信号与所述数据信号相位匹配；

所述补偿支路的输入端与所述相位检测器连接，所述补偿支路的输出端与所述电荷泵连接，用于根据所述降采样结果信号输出对应的补偿电流，以便对所述电荷泵进行电流补偿。

可选地，所述补偿支路包括依次相连的累加器、数模转换器、电压-电流转换器；

所述累加器的输入端与所述相位检测器连接；所述电压-电流转换器的输出端与所述电荷泵连接。

可选地，所述电荷泵包括第一电流源、第二电流源、第一开关、第二开关；

所述第二电流源的输入端与电源连接；所述第二电流源的输出端与所述第二开关的第一端、所述补偿支路的输出端连接；所述第二开关的第二端与所述第一开关的第一端连接，并作为所述电荷泵的输出端；所述第一开关的第二端与所述第一电流源的输入端连接；所述第一电流源的输出端接地；

所述检测结果信号包括第一检测结果信号和第二检测结果信号；所述第一检测结果信号用于控制所述第一开关的通断；所述第二检测结果信号用于控制所述第二开关的通断。

可选地，所述相位检测器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第一异或门、第二异或门、第一与门、第二与门、分频电路和降采样电路；所述第三D触发器低电平有效，其余D触发器高电平有效；

所述第一D触发器的输入端与所述第三D触发器的输入端连接，并作为所述相位检测器的输入端；所述第一D触发器的输出端分别与所述第二D触发器的输入端、所述第一异或门的第一输入端连接；所述第二D触发器的输出端与所述第二异或门的第一输入端连接；

所述第三D触发器的输出端与所述第四D触发器的输入端连接；所述第四D触发器的输出端分别与所述第一异或门的第二输入端和所述第二异或门的第二输入端连接；各个D触发器的时钟端均相互连接，作为所述相位检测器的时钟端，并与所述分频电路的输入端连接；

所述第一异或门的输出端用于输出所述第一检测结果信号，并与所述第一与门的第一输入端连接；所述第二异或门的输出端用于输出所述第二检测结果信号，并与所述第二与门的第一输入端连接；

所述分频电路的输出端分别与所述第一与门的第二输入端和所述第二与门的第二输入端连接；所述第一与门的输出端与所述降采样电路的第一输入端连接；所述第二与门的输出端与所述降采样电路的第二输入端连接；所述降采样电路用于输出对应于所述第一检测结果信号的第一降采样结果信号以及对应于所述第二检测结果信号的第二降采样结果信号。

可选地，所述分频电路为二分频电路。

可选地，所述储能器为电容。

本申请所提供的基于延迟锁相环的数据恢复电路包括主环路和补偿支路；所述主环路包括：相位检测器，用于检测数据信号与时钟信号的相位差并输出对应的检测结果信号和降采样结果信号；所述降采样结果信号由所述检测结果信号经降采样处理生成；与所述相位检测器连接的电荷泵，用于生成并输出与所述检测结果信号对应的电流信号；与所述电荷泵连接的储能器，用于生成并输出与所述电流信号对应的电压信号；与所述储能器连接的相位插值器，用于生成并输出与所述电压信号对应的时钟调节信号至所述相位检测器，以便调节所述时钟信号的相位，令所述时钟信号与所述数据信号相位匹配；所述补偿支路的输入端与所述相位检测器连接，所述补偿支路的输出端与所述电荷泵连接，用于根据所述降采样结果信号输出对应的补偿电流，以便对所述电荷泵进行电流补偿。

可见，本申请利用电荷泵等模拟器件构建了延迟锁相环的主环路，避免了数字器件对电路带宽的限制，可有效提高数据恢复电路对高频抖动的跟踪性能；同时，本申请还设置了用于对电荷泵进行电流补偿的补偿支路，可解决电荷泵中的电流镜失配问题，进而在输入高频抖动时可避免时钟信号采样点偏移情况的发生，有效降低误码率、提高精确度。因此，本申请可有效地提高数据恢复电路的高频抖动容限。

附图说明

为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。

图1为现有技术中的一种基于延迟锁相环的数据恢复电路的电路结构图；

图2为现有技术中的又一种基于延迟锁相环的数据恢复电路的电路结构图；

图3为本申请实施例公开的一种基于延迟锁相环的数据恢复电路的电路结构图；

图4为本申请实施例公开的一种电荷泵的电路结构图；

图5为本申请实施例公开的一种sine抖动的输入信号示意图；

图6为本申请实施例公开的一种相位检测器的电路结构图；

图7为本申请实施例公开的数据恢复电路在进行电流补偿前的眼图；

图8为本申请实施例公开的数据恢复电路在进行电流补偿后的眼图。

具体实施方式

本申请的核心在于提供一种基于延迟锁相环的数据恢复电路，以便在解决电流镜失配问题、降低误码率的同时，有效扩展带宽的可取值范围以提高数据恢复电路对高频抖动的跟踪性能。

为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

当前，现有技术中基于模拟bang-bang DLL的数据恢复电路存在的最大问题是电荷泵的电流镜的失配问题，而电流镜失配会导致输入高频抖动的时候，时钟的采样点发生偏移，导致采错数据，增加误码率。而现有技术中的数字DLL数据恢复电路用移位寄存器和数模转换器代替了电荷泵，虽然可从根本上消除电荷泵的电流镜失配问题，但数字DLL的速度受限于移位寄存器和DAC的速度，使得带宽不能做大，影响对高频抖动的跟踪性能。鉴于此，本申请提供了一种基于延迟锁相环的数据恢复电路，可有效解决上述问题。

参见图3所示，本申请实施例公开了一种基于延迟锁相环的数据恢复电路，包括主环路和补偿支路；主环路包括：

相位检测器(Phase detector，PD)101，用于检测数据信号与时钟信号的相位差并输出对应的检测结果信号和降采样结果信号；降采样结果信号由检测结果信号经降采样处理生成；

与相位检测器101连接的电荷泵(Charge pump，CP)102，用于生成并输出与检测结果信号对应的电流信号；

与电荷泵102连接的储能器103，用于生成并输出与电流信号对应的电压信号；

与储能器103连接的相位插值器(Phase interpolator，PI)104，用于生成并输出与电压信号对应的时钟调节信号至相位检测器101，以便调节时钟信号的相位，令时钟信号与数据信号相位匹配；

补偿支路的输入端与相位检测器101连接，补偿支路的输出端与电荷泵102连接，用于根据降采样结果信号输出对应的补偿电流，以便对电荷泵102进行电流补偿。

需要指出的是，本申请实施例所提供的基于延迟锁相环即DLL的数据恢复电路中，在延迟锁相环的主环路中采用的是模拟器件电荷泵102，通过避免数字器件(主要指数模转换器202)的使用来有效避免对电路带宽的限制，进而可有效提高数据恢复电路对高频抖动的跟踪性能。此外，鉴于主环路中使用了电荷泵102，本申请实施例所提供的数据恢复电路还设置了补偿支路，以便由补偿支路提供相应的补偿电流至电荷泵102中，解决电荷泵102中的电流镜失配问题，从而避免在输入高频抖动时发生时钟信号的采样点偏移的情况。

具体地，相位检测器101对数据信号与时钟信号的相位差进行检测，输出的检测结果信号包括第一检测结果信号dn和第二检测结果信号up：若时钟信号滞后，则第一检测结果信号dn为0，第二检测结果信号up为1；若时钟信号超前，则第一检测结果信号dn为1，第二检测结果信号up为0。

利用电荷泵102与储能器103，可输出与检测结果信号相对应的电压信号lfv至相位插值器104。相位插值器104将电压信号lfv转化成时钟信号的相位超前和滞后信息，输出时钟调节信号至相位检测器101，从而令时钟信号跟随和锁定数据信号。其中，所述时钟调节信号包括ci、cib、cq、cqb信号。

相位检测器101的输出信号除了上述第一检测结果信号dn和第二检测结果信号up以外，还包括降采样结果信号。具体地，降采样结果信号包括对第一检测结果信号dn降采样处理后得到的第一降采样结果信号dn_down，以及对第二检测结果信号up降采样处理后得到的第二降采样结果信号up_down。

本申请实施例所提供的基于延迟锁相环的数据恢复电路包括主环路和补偿支路；主环路包括：相位检测器101，用于检测数据信号与时钟信号的相位差并输出对应的检测结果信号和降采样结果信号；降采样结果信号由检测结果信号经降采样处理生成；与相位检测器101连接的电荷泵102，用于生成并输出与检测结果信号对应的电流信号；与电荷泵102连接的储能器103，用于生成并输出与电流信号对应的电压信号；与储能器103连接的相位插值器104，用于生成并输出与电压信号对应的时钟调节信号至相位检测器101，以便调节时钟信号的相位，令时钟信号与数据信号相位匹配；补偿支路的输入端与相位检测器101连接，补偿支路的输出端与电荷泵102连接，用于根据降采样结果信号输出对应的补偿电流，以便对电荷泵102进行电流补偿。

可见，本申请利用电荷泵102等模拟器件构建了延迟锁相环的主环路，避免了数字器件对电路带宽的限制，可有效提高数据恢复电路对高频抖动的跟踪性能；同时，本申请还设置了用于对电荷泵102进行电流补偿的补偿支路，可解决电荷泵102中的电流镜失配问题，进而在输入高频抖动时可避免时钟信号采样点偏移情况的发生，有效降低误码率、提高精确度。因此，本申请可有效地提高数据恢复电路的高频抖动容限。

参见图4所示，本申请实施例公开了一种电荷泵102的电路结构，包括第一电流源Idn、第二电流源Iup、第一开关S1、第二开关S2；

第二电流源Iup的输入端与电源连接；第二电流源Iup的输出端与第二开关S2的第一端、补偿支路的输出端连接；第二开关S2的第二端与第一开关S1的第一端连接，并作为电荷泵102的输出端；第一开关S1的第二端与第一电流源Idn的输入端连接；第一电流源Idn的输出端接地；

检测结果信号包括第一检测结果信号dn和第二检测结果信号up；第一检测结果信号dn用于控制第一开关S1的通断；第二检测结果信号up用于控制第二开关S2的通断。

需要说明的是，图4中Ic为由补偿支路所提供的补偿电流。

其中，第一电流源Idn和第二电流源Iup可具体为镜像电流源。进一步地，与电荷泵102连接的储能器103可具体为电容C。

容易理解的是，电容C与电荷泵102相互配合使用以输出电压信号lfv：电荷泵102输出的电流信号可对电容C进行充放电。具体的，当第一检测结果信号dn为1时，第一开关S1闭合、第二开关S2断开，电容C通过第一电流源Idn放电；当第二检测结果信号up为1时，第二开关S2闭合、第一开关S1断开，第二电流源Iup对电容C充电。

在上述内容的基础上，本申请实施例所提供的基于延迟锁相环的数据恢复电路中，作为一种具体实施方式，补偿支路可以包括依次相连的累加器(ACC)201、数模转换器(DAC)202、电压-电流转换器(VtoI)203；

累加器201的输入端与相位检测器101连接；电压-电流转换器203的输出端与电荷泵102连接。

具体地，主环路在锁定的情况下，要维持电压信号lfv在一个固定的电压值，必须满足在一定时间里对电容C的充放电的数量相等，即，Nup*Iup与Ndn*Idn的数量相等。其中，Nup是镜像电流Iup出现的数量，Ndn是镜像电流Idn出现的数量。

电流镜失配即Iup与Idn并非完全镜像，两者大小不等。假定Iup＝0.5Idn，为了维持相等，那么需要令Nup＝2*Ndn成立才能维持电压信号lfv保持不变。如果输入数据存在sine抖动的话，Nup和Ndn可以近似认为对sine抖动的采样。

参见图5所示，图5为本申请实施例公开的一种sine抖动的输入信号示意图。Nup的数量增大，会增加对输入sine抖动的响应时间，如果输入是高频sine时钟抖动的话，响应时间过长，会导致时钟信号不能很好的跟踪数据信号，增加误码率。在补偿支路中，只要Nup和Ndn的数量不等，累计器的值就会不断累加或减少，通过数模转换器202得到相应的电压，再通过电压-电流转换器203转成补偿电流Ic，令Ic+Iup等于Idn。由此，通过主环路使得Nup等于Ndn，从而令补偿支路和主环路最终都可以稳定工作，并确保对电流失配进行了补偿，提高了数据恢复电路的高频抖动容限。

参见图6所示，本申请实施例公开了一种相位检测器101的电路结构，主要包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第一异或门xor1、第二异或门xor2、第一与门and1、第二与门and2、分频电路和降采样电路(decimator)；所述第三D触发器DFF3低电平有效，其余D触发器高电平有效；

第一D触发器DFF1的输入端与第三D触发器DFF3的输入端连接，并作为相位检测器101的输入端；第一D触发器DFF1的输出端分别与第二D触发器DFF2的输入端、第一异或门xor1的第一输入端连接；第二D触发器DFF2的输出端与第二异或门xor2的第一输入端连接；

第三D触发器DFF3的输出端与第四D触发器DFF4的输入端连接；第四D触发器DFF4的输出端分别与第一异或门xor1的第二输入端和第二异或门xor2的第二输入端连接；各个D触发器的时钟端均相互连接，作为相位检测器101的时钟端，并与分频电路的输入端连接；

第一异或门xor1的输出端用于输出第一检测结果信号dn，并与第一与门and1的第一输入端连接；第二异或门xor2的输出端用于输出第二检测结果信号up，并与第二与门and2的第一输入端连接；

分频电路的输出端分别与第一与门and1的第二输入端和第二与门and2的第二输入端连接；第一与门and1的输出端与降采样电路的第一输入端连接；第二与门and2的输出端与降采样电路的第二输入端连接；降采样电路用于输出对应于第一检测结果信号dn的第一降采样结果信号dn_down以及对应于第二检测结果信号up的第二降采样结果信号up_down。

其中，上述相位检测器101为基于bang-bang的全速率相位检测器101，通过decimator电路对第一检测结果信号dn和第二检测结果信号up进行降速，以提供适中的速度供给累加器201和数模转换器202使用。

进一步地，上述分频电路可具体为二分频电路。

参见图7和图8所示，图7为本申请实施例所提供的数据恢复电路在进行电流补偿前的眼图；图8为本申请实施例所提供的数据恢复电路在进行电流补偿后的眼图。

其中，数据信号的输入数据率为5.94Gb/s，输入的sine时钟抖动大小为1UI@10MHz，电流失配情况为Iup＝0.5Idn。可以看出，图7中由于存在电流镜失配问题，其时钟的采样点与数据的中心位置不重合；而图8中，时钟的采样点位于数据的中心位置，而且补偿后的Iup电流得到增加，使得带宽响应增加，Peak-Peak Jitter由补偿前的72ps降到了52ps。可见，本申请可有效提高基于bang-bang DLL的数据恢复电路的高频抖动容限。

本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。