具有背栅极的横向双极结型晶体管

相关申请的交叉参考

本申请要求2021年10月12日提交的美国临时专利申请号63/254,782以及2021年12月9日提交的美国临时专利申请号63/287,656的权益，其整体通过参考包含于此。

技术领域

本揭示通常涉及半导体装置及集成电路制造，尤其涉及双极结型晶体管(bipolarjunction transistor)的结构以及形成双极结型晶体管的结构的方法。

背景技术

双极结型晶体管是一种多端子(multi-terminal)电子装置，其包括发射极(emitter)、集电极(collector)，以及布置于该发射极与集电极之间的本征基极(intrinsic base)。在NPN双极结型晶体管中，发射极及集电极由n型半导体材料组成，而本征基极由p型半导体材料组成。在PNP双极结型晶体管中，发射极及集电极由p型半导体材料组成，而本征基极由n型半导体材料组成。在操作期间，基极-发射极结为正向偏置，基极-集电极结为反向偏置，并可通过基极-发射极电压控制集电极-发射极电流。

异质结(heterojunction)双极型晶体管是双极结型晶体管的变体，其中，端子的半导体材料具有不同的能带隙，从而形成异质结。例如，异质结双极型晶体管的集电极及/或发射极可由硅构成，而异质结双极型晶体管的本征基极可由硅-锗构成，其由与硅相比较窄的能带隙表征。

需要改进的双极结型晶体管的结构以及形成双极结型晶体管的结构的方法。

发明内容

在本发明的一个实施例中，提供一种横向双极结型晶体管的结构。该结构包括：衬底，包括阱(well)；第一端子，包括第一凸起半导体层；第二端子，包括第二凸起半导体层；以及基极层，在该第一端子的该第一凸起半导体层与该第二端子的该第二凸起半导体层之间沿横向方向设置。该基极层与该阱具有重叠布置。该结构还包括在该第一端子与该衬底、该第二端子与该衬底、以及该基极层与该衬底之间沿垂直方向设置的介电层。

在本发明的一个实施例中，提供一种形成形成横向双极结型晶体管的结构的方法。该方法包括：在衬底中形成阱，形成包括第一凸起半导体层的第一端子，形成包括第二凸起半导体层的第二端子，以及形成在该第一端子的该第一凸起半导体层与该第二端子的该第二凸起半导体层之间沿横向方向设置的基极层。该基极层与该阱具有重叠布置，以及在该第一端子与该衬底、该第二端子与该衬底、以及该基极层与该衬底之间沿垂直方向设置介电层。

附图说明

包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。

图1显示依据本发明的实施例处于制程方法的初始制造阶段的结构的顶视图。

图2显示大体沿图1中的线2-2所作的剖视图。

图3显示处于图1之后的制造阶段的该结构的顶视图。

图4显示大体沿图3中的线4-4所作的剖视图。

图5显示处于图3之后的制造阶段的该结构的顶视图。

图6显示大体沿图5中的线6-6所作的剖视图。

图7显示处于图6之后的制造阶段的该结构的剖视图。

图8显示处于图7之后的制造阶段的该结构的剖视图。

图9显示处于图8之后的制造阶段的该结构的顶视图。

图10显示大体沿图9中的线10-10所作的剖视图。

图10A显示大体沿图9中的线10A-10A所作的剖视图。

图11显示依据本发明的替代实施例处于制程方法的初始制造阶段的结构的剖视图。

图12显示处于图11之后的制造阶段的该结构的剖视图。

具体实施方式

请参照图1、2并依据本发明的实施例，绝缘体上半导体(semiconductor-on-insulator；SOI)衬底包括定义半导体层的装置层(device layer)12、介电层14，以及衬底16。装置层12通过中间的介电层14与衬底16隔开，且远薄于衬底16。装置层12可由单晶半导体材料例如单晶硅或单晶硅锗组成，并可经掺杂而具有例如p型导电性，且介电层14可由介电材料例如二氧化硅组成。介电层14具有与衬底16的下交界面(lower interface)15以及与装置层12的上交界面(upper interface)13。装置层12通过介电层14与衬底16电性隔离。在一个实施例中，装置层12可具有在约4纳米(nm)至约10纳米的范围内的厚度，且装置层12可用以制造全耗尽绝缘体上硅(fully-depleted silicon-on-insulator；FDSOI)装置结构。

通过在一组注入条件下的离子注入向衬底16中引入掺杂物，如单箭头24所示，从而在衬底16中形成阱22。由有机光阻组成的注入掩膜21可通过旋涂制程施加，经预烘烤、暴露于通过光掩膜投射的光、曝光后烘烤，以及用化学显影剂显影，以在阱22的预定位置的该光阻中定义开口19。位于注入掩膜21中的开口19至少部分确定阱22的位置及水平尺寸。在此方面，注入掩膜21的厚度及阻止能力足以阻止在掩蔽区中的装置层12及衬底16的注入。该注入条件(例如，离子种类、剂量、动能)可经选择以调节阱22的电性及物理特性。

在一个实施例中，阱22可由半导体材料组成，其经掺杂而具有与衬底16相反的导电类型。在一个实施例中，阱22可由以一定浓度的n型掺杂物(例如，砷或磷)掺杂而提供n型导电性的半导体材料组成。阱22可提供背栅极(back-gate)，其可在装置操作期间使用，以电性偏置该横向双极结型晶体管。阱22可与介电层14与衬底16之间的界面15共同延伸。

请参照图3、4，其中类似的附图标记表示图1、2中类似的特征，且在下一制造阶段，通过蚀刻制程形成开口20，该开口完全穿过装置层12，并可部分地穿过介电层14。为此，施加并图案化硬掩膜(hardmask)18以形成开口，该开口位于开口20的预期位置处的装置层12的一部分上方。硬掩膜18可由介电材料例如氮化硅组成，并可通过光刻及蚀刻制程图案化。开口20的位置及水平尺寸由位于硬掩膜18中的上方开口确定。开口20可与阱22纵向及横向对齐，但长度可短于阱22，以允许后续后接触阱22。

开口20的下部在介电层14中定义凹槽。该凹槽部分地穿过介电层14延伸至介于界面15与界面13之间的深度。在一个实施例中，该凹槽可延伸穿过介电层14的全层厚度T的约一半。在开口20的位置处的介电层14的区段(section)具有小于与该凹槽相邻的介电层14的区段的层厚度T的减少的层厚度(也就是，减小的层厚度)。

请参照图5、6，其中类似的附图标记表示图3、4中类似的特征，且在下一制造阶段，在开口20内部形成横向双极结型晶体管的基极层26(图3、4)。基极层26可包含在开口20内部外延生长的单晶半导体材料。在此方面，可通过从邻接开口20的装置层12的表面外延生长半导体材料形成基极层26。在一个实施例中，基极层26的半导体材料可至少部分或全部由硅锗组成，硅含量在从95原子百分比至50原子百分比的范围内变化，且锗含量在从5原子百分比至50原子百分比的范围内变化。在一个替代实施例中，基极层26可完全由硅组成。可以一定浓度的掺杂物(例如提供p型导电性的p型掺杂物(例如，硼))在外延生长期间原位掺杂基极层26。

基极层26的下部位于介电层14中的该凹槽内部，并由介电层14的介电材料围绕(也就是，嵌埋于其中)。位于介电层14中的该凹槽内部的基极层26的该下部可提供该横向双极结型晶体管的次基极(sub-base)，其通过介电层14的介电材料与阱22隔开。位于装置层12上方的基极层26的上部可参与形成该横向双极结型晶体管的非本征基极。沿垂直方向位于该上下部之间以及界面13、15之间的基极层26的中间部分可提供该横向双极结晶体管的本征基极。基极层26的该中间部分可直接接触装置层12的相邻区段。

基极层26与阱22具有重叠布置。阱22以该重叠布置位于基极层26下方的衬底16中，尤其与基极层26的下部相邻。基极层26与阱22纵向对齐。在一个实施例中，基极层26与阱22沿横向方向具有大致相等的宽度。

请参照图7，其中类似的附图标记表示图6中类似的特征，且在下一制造阶段，沉积并图案化半导体层28，其包括布置于基极层26上方的开口20中的下部以及自开口20突出的上部。在一个实施例中，基极层26及半导体层28经掺杂而具有相同的导电类型。在一个实施例中，半导体层28可包括以p型掺杂物(例如，硼)掺杂而提供p型导电性的多晶硅。在半导体层28上方形成介电覆盖层(dielectric cap)30，并可自硬掩膜18图案化侧间隙壁32。与半导体层28接触的基极层26的上部可在外延生长期间以及/或者通过来自半导体层28的掺杂物扩散而被重掺杂。半导体层28及基极层26的上部可提供该横向双极结型晶体管的非本征基极。

请参照图8，其中类似的附图标记表示图7中类似的特征，且在下一制造阶段，在与基极层26的相对侧相邻的装置层12的各区段上形成半导体层34、36作为凸起特征。半导体层34、36可由半导体材料例如硅组成，并可同时形成。可以一定浓度的掺杂物例如n型掺杂物(例如，砷或磷)掺杂(例如，重掺杂)半导体层34、36，以提供n型导电性。半导体层34、36可通过使用外延生长制程形成，并可包含单晶半导体材料，例如单晶硅。该外延生长制程可为选择性的，从而导致自暴露的半导体材料而不是自暴露的介电材料外延生长。装置层12的单晶半导体材料的晶体结构在半导体层34、36的单晶半导体材料的晶体结构的外延生长期间充当结晶模板。半导体层34、36及装置层12的相应下方区段可提供该横向双极结型晶体管的端子(也就是，发射极及集电极)。

侧间隙壁32横向位于半导体层34、36与基极层26之间。介电层14的区段在半导体层34、36与衬底16之间沿垂直方向设置。沿垂直方向，位于半导体层34、36下方的介电层14的区段厚于在基极层26下方以及在基极层26的下部与衬底16之间的介电层14的区段。

请参照图9、10、10A，其中类似的附图标记表示图8中类似的特征，且在下一制造阶段，邻近该横向双极结晶体管移除装置层12及介电层14的堆叠区段，以定义暴露衬底16的一部分的开口40。在一个实施例中，可在形成半导体层34、36之前定义开口40，以在形成半导体层34、36时，在衬底16的该暴露部分上同时形成半导体层35。

在半导体层34、35、36上以及在半导体层28上形成硅化物层38。沉积并平坦化介电层42，形成与位于发射极及集电极(也就是，半导体层34、36)上的硅化物层38连接的接触(contact)44，以及形成与位于非本征基极(也就是，半导体层28)上的硅化物层38连接的接触45。还在介电层42中形成背栅极接触46，且背栅极接触46与位于衬底16的暴露部分上的半导体层36上的硅化物层38连接。在一个实施例中，介电层42可由介电材料例如二氧化硅组成，其为电性绝缘体。接触44、45、46可由金属例如钨组成。

背栅极接触46包括设置于开口40内部的一部分，穿过装置层12及介电层14到达位于衬底16上的半导体层35。阱22纵向延伸超过基极层26至开口40。

所得的装置结构为横向双极结型晶体管，其中，可利用绝缘体上硅衬底形成发射极、基极，以及集电极。该横向双极结型晶体管包括：凸起发射极部分，位于装置层12中的发射极的另一部分上方；以及凸起集电极部分，位于装置层12中的集电极的另一部分上方。基极层26的下部(可包含硅锗)提供次基极，其可延伸至在介电层14中定义的凹槽中并可与阱22重叠。由阱22提供的背栅极与背栅极接触46连接，可使用该背栅极接触以电性偏置阱22。基极层26的下部与阱22邻近可增强在操作期间向该横向双极结型晶体管施加背栅极偏置的能力。基极层26的下部与衬底16邻近还可改进散热，以使该横向双极结型晶体管由于在基极层26与衬底16之间的介电层14的介电材料的厚度减小而具有降低的操作温度。

该横向双极结型晶体管可具有由基极层26的宽度定义的窄基极宽度，且半导体层28可布置于基极层26上方并用以接触该较窄的基极层26。可利用在CMOS制程期间使用的制程及掩膜形成该横向双极结型晶体管。该横向双极结型晶体管可由减小的基极电阻、较低的基极-发射极电容、较低的基极-集电极电容，以及/或者性能指标例如Ft及Fmax的改善来表征。

请参照图11并依据本发明的替代实施例，可形成开口20，以仅穿过装置层12到达装置层12与介电层14之间的界面13。开口20(不具有凹槽)完全布置于介电层14上方。

请参照图12，其中类似的附图标记表示图10中类似的特征，且在下一制造阶段，在如前所述的开口20内部形成基极层26。基极层26完全布置于介电层14上方，尤其完全布置于界面13上方。基极层26的下部可提供该横向双极结型晶体管的本征基极，且基极层26的上部可参与形成该横向双极结型晶体管的非本征基极。提供该横向双极结型晶体管的该本征基极的该基极层的该下部邻近阱22，并通过介电层14的全厚度与阱22完全隔开。在此方面，基极层26的该下部可与介电层14的直接接触部分共同延伸。

如前所述继续制程，以完成该双极结型晶体管。

如上所述的方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片、或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。

本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。

本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。

与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。如果一个特征延伸于另一个特征上方并覆盖其部分，则不同的特征可“重叠”。

对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。