半导体装置及其制备方法

技术领域

本发明属于半导体集成电路设计及制造领域，特别是涉及一种半导体装置及其制备方法。

背景技术

快闪存储器(Flash Memory)是一种非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年，快闪存储器(Flash Memory)逐渐成为了嵌入式系统中数据和程序最主要的载体。根据产生电流的载流子类型不同，FLASH基本单元可分为N沟道闪存(nFLASH)和P沟道闪存(pFLASH)。

由于嵌入式系统中，快闪存储器需要与逻辑电路集成以实现存储和读写功能，然而，由于快闪存储器需要与逻辑电路的工作电压和工作模式有较大的区别，现有的内嵌内存制程工艺的工序繁杂，内存和逻辑制程匹配程度较低，导致快闪存储器需要与逻辑电路的集成工艺设计难度较大，制备成本较高。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体装置及其制备方法，用于解决现有技术中快闪存储器需要与逻辑电路的集成工艺设计难度较大的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体装置的制备方法，所述制备方法包括：1)提供一基底，所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽，所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层，所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度；2)于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成正电容介质层；3)于所述正电容介质层表面形成负电容介质层，位于所述第一栅凹槽和所述第二栅凹槽内的第一负电容介质层和第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度；4)于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中形成金属栅极。

可选地，所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。

可选地，所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr

可选地，步骤1)中所述第一栅氧层、第二栅氧层和第三栅氧层通过沉积以控制其各自的厚度，且所述第一栅氧层与所述第三栅氧层的厚度相同且均大于所述第二栅氧层的厚度；或/及步骤2)中，所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成的正电容介质层为同时形成且具有相同的厚度；或/及步骤3)中所述第一负电容介质层、第二负电容介质层和第三负电容介质层通过沉积以控制其各自的厚度，且所述第一负电容介质层和第二负电容介质层的厚度相同且均小于位于所述第三栅凹槽内的第三负电容介质层的厚度。

可选地，通过原子层沉积工艺形成所述正电容介质层和所述负电容介质层。

可选地，通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

可选地，所述嵌入式快闪存储器工作在双稳态区域，所述逻辑核心器件和输入输出器件工作在无迟滞态区域。

本发明还提供一种半导体装置，所述半导体装置包括：基底，所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽，所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层，所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度；正电容介质层，形成于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁；负电容介质层，位于所述第一栅凹槽的所述第一负电容介质层和位于所述第二栅凹槽内的第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度；金属栅极，形成于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中。

可选地，所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。

可选地，所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr

可选地，通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

可选地，所述嵌入式快闪存储器工作在双稳态区域，所述逻辑核心器件和输入输出器件工作在无迟滞态区域。

如上所述，本发明的半导体装置及其制备方法，具有以下有益效果：

本发明在器件中加入负电容结构，实现了一种将逻辑器件与闪存结构在同一工艺平台制造的制备方法，具有设计和工艺简单，制造成本低的优点。

本发明通过控制相应器件栅氧层和负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。

图1～图4显示为本发明实施例的半导体装置的制备方法各步骤所呈现的结构示意图。

图5显示为本发明实施例的铁电材料的电容-电压的关系曲线示意图。

图6和图7显示为本发明实施例的负电容(FE)与正电容(DE)叠加的电容(DE+FE)-电压曲线示意图。

图8显示为本发明实施例的正负等效电容电路原理示意图。

图9显示为本发明实施例的半导体装置的亚阈值摆幅Vg-logI

元件标号说明

101基底

102第一栅凹槽

103第二栅凹槽

104第三栅凹槽

105第一栅氧层

106第二栅氧层

107第三栅氧层

108侧墙结构

109正电容介质层

110第一负电容介质层

111第二负电容介质层

112第三负电容介质层

113金属阻挡层

114金属导电层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。

针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图4所示，本实施例提供一种半导体装置的制备方法，所述制备方法包括以下步骤：

如图1所示，首先进行步骤1)，提供一基底101，所述基底101上形成有对应嵌入式快闪存储器的第一栅凹槽102、对应逻辑核心器件的第二栅凹槽103及对应输入输出器件的第三栅凹槽104，所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104的底部分别具有第一栅氧层105、第二栅氧层106和第三栅氧层107，所述第二栅氧层106的厚度小于所述第一栅氧层105和所述第三栅氧层107的厚度。

如图1所示，所述基底101可以是诸如硅衬底。所述基底101还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。所述基底101可以包括化合物半导体和/或合金半导体，如氮化镓、砷化镓等。此外，所述基底101可以包括外延层(外延层)、可以被应变以提高性能、可以包括绝缘体上硅(SOI)结构、和/或具有其他合适的增强部件。所述基底101也可以包括各种层，包括形成在半导体衬底上的导电或绝缘层。另外，取决于设计要求，所述基底101可以包括各种掺杂配置，如MOS管的体区、源区、漏区等。另外，在一些实施例中，所述基底101内也可以形成有隔离部件，以限定和隔离基底101中和/或上形成的各种器件元件。隔离部件例如可以为浅凹槽隔离(STI)结构、或硅的局部氧化(LOCOS)结构等。

如图1所示，在一个实施例中，所述基底101上形成有对应嵌入式快闪存储器的第一栅凹槽102、对应逻辑核心器件的第二栅凹槽103及对应输入输出器件的第三栅凹槽104，所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104的侧壁可以为侧墙结构108围成，所述侧墙结构108的材质例如可以为二氧化硅、氮化硅、氮氧化硅或上述材料的叠层结构等。所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104原来可以填充有多晶硅等材料，通过选择性去除所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104中的多晶硅，以形成具有空腔的所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104。

如图1所示，在一个实施例中，所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104的底部分别具有第一栅氧层105、第二栅氧层106和第三栅氧层107，所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104可以在前面的工艺中形成在所述基底101表面，如通化学气相沉积工艺等分别形成所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104，所述第二栅氧层106的厚度小于所述第一栅氧层105和所述第三栅氧层107的厚度，所述减薄的工艺例如可以为光刻工艺和刻蚀工艺，或湿法腐蚀工艺等，也可以通过其他手段以控制所述第二栅氧层106的厚度。

在一个实施例中，所述第一栅氧层、第二栅氧层和第三栅氧层通过沉积以控制其各自的厚度，所述第一栅氧层105与所述第三栅氧层107的厚度相同且均大于所述第二栅氧层106的厚度，以进一步简化工艺。当然，在其他实施例中，所述第一栅氧层105与所述第三栅氧层107的厚度也可以进一步进行调整，以满足不同器件的性能需求。

如图2所示，然后进行步骤2)，于所述第一栅凹槽102、第二栅凹槽103和第三凹槽的底部和侧壁形成正电容介质层109。

在一个实施例中，所述正电容介质层109的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层(例如可以为HfO

在一个实施例中，通过原子层沉积工艺形成所述正电容介质层109，以精准控制所述正电容介质层109的厚度。

在一个实施例中，所述第一栅凹槽102、第二栅凹槽103和第三凹槽的底部和侧壁形成的正电容介质层109为同时形成且具有相同的厚度。

如图3～图4所示，然后进行步骤3)，于所述正电容介质层109表面形成负电容介质层，位于所述第一栅凹槽102和所述第二栅凹槽103内的第一负电容介质层110和第二负电容介质层111的厚度小于位于所述第三栅凹槽104内的第三负电容介质层112的厚度；以及进行步骤4)于所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104中形成金属栅极，所述金属栅极例如可以包括金属阻挡层113和金属导电层114。

在一个实施例中，所述负电容介质层的材料包括铁电材料，所述铁电材料的在电场作用下，极性反转需要较大的电场且反转过程具有较大的滞后，如图5所示，根据电容公式：

获得铁电材料的电容-电压的关系曲线如图5所示，其中，曲线中具有C

在一个实施例中，所述铁电材料包括Pb(Zr

在一个实施例中，所述第一负电容介质层110、第二负电容介质层111和第三负电容介质层112通过沉积以控制其各自的厚度，所述第一负电容介质层110和第二负电容介质层111的厚度相同且均小于位于所述第三栅凹槽104内的第三负电容介质层112的厚度。

在一个实施例中，通过原子层沉积工艺形成所述负电容介质层，以进一步控制所述负电容介质层的厚度。在一个具体实施例中，所述负电容介质层的厚度可以为20nm～200nm。

在一个实施例中，通过控制所述第一栅氧层105、第二栅氧层106和第三栅氧层107的厚度以及所述第一负电容介质层110、第二负电容介质层111和第三负电容介质层112的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

在一个实施例中，通过控制所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

本发明的正负等效电容(正负等效电容可以由基底、金属栅极以及其之间的栅氧层、正电容介质层和负电容介质层组成)电路原理如图8所示，

可以看出，相比于传统的正电容的器件来说，本申请的正负等效电容可实现一定的电压增幅，从而可以有效降低系统所需的供电电压。同时，图9显示为本申请器件的亚阈值摆幅Vg-logI

如图4所示，本实施例还提供一种半导体装置，所述半导体装置包括：基底101，所述基底101上形成有对应嵌入式快闪存储器的第一栅凹槽102、对应逻辑核心器件的第二栅凹槽103及对应输入输出器件的第三栅凹槽104，所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104的底部分别具有第一栅氧层105、第二栅氧层106和第三栅氧层107，所述第二栅氧层106的厚度小于所述第一栅氧层105和所述第三栅氧层107的厚度；正电容介质层109，形成于所述第一栅凹槽102、第二栅凹槽103和第三凹槽的底部和侧壁；负电容介质层，位于所述第一栅凹槽102的所述第一负电容介质层110和位于所述第二栅凹槽103内的第二负电容介质层111的厚度小于位于所述第三栅凹槽104内的第三负电容介质层112的厚度；金属栅极，形成于所述第一栅凹槽102、第二栅凹槽103和第三栅凹槽104中。

在一个实施例中，所述正电容介质层109的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。

在一个实施例中，所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr

在一个实施例中，所述第一栅氧层105与所述第三栅氧层107的厚度相同；或/及所述第一栅凹槽102、第二栅凹槽103和第三凹槽的底部和侧壁形成的正电容介质层109具有相同的厚度；或/及所述第一负电容介质层110和第二负电容介质层111的厚度相同。

在一个实施例中，通过控制所述第一栅氧层105、第二栅氧层106和第三栅氧层107的厚度以及所述第一负电容介质层110、第二负电容介质层111和第三负电容介质层112的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

在一个实施例中，所述嵌入式快闪存储器工作在双稳态区域，所述逻辑核心器件和输入输出器件工作在无迟滞态区域。

如上所述，本发明的半导体装置及其制备方法，具有以下有益效果：

本发明在器件中加入负电容结构，实现了一种将逻辑器件与闪存结构在同一工艺平台制造的制备方法，具有设计和工艺简单，制造成本低的优点。

本发明通过控制相应器件栅氧层和负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为-2C

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。