基于双计数器实现的时序拉偏方法及系统、设备

技术领域

本发明属于辐照测试技术领域，涉及一种动态存储器单粒子试验的低功耗时序拉偏方法，尤其涉及一种基于双计数器实现的时序拉偏方法及系统、设备及存储介质。

背景技术

在存储器芯片研制测试过程中，主要使用芯片专用测试机台(AT)完成对芯片接口时序参数的极限拉偏测试，获取芯片的各时间参数(即AC特性，包括极限特性和正常操作特性)，而AT机台精密昂贵，必须在洁净间中使用，难以工作在其他环境试验环境中，尤其是单粒子试验环境。因此在单粒子环境应用验证阶段，多采用PCB板级实现的方式(主控器件+存储器)在各种环境试验中(如高低温、单粒子试验等)验证存储器的各功能操作是否正常。其中CPU、MCU、DSP等主控器件种类繁多且主要面向应用，故一般只能选取几种典型常用的主控器件并使用正常时间参数设置来访问存储器芯片，难以覆盖各种极限情况。使用FPGA(可编程逻辑器件)作为主控则可以使用硬件描述语言(HDL，如Verilog语言)利用计数器(counter)对基准时钟周期进行可变计数来实现信号定时，从而直接控制信号电平的持续时间，也就具备了对存储器信号时序拉偏控制的能力。FPGA使用高频基准时钟时功耗更大，也导致了同样时间需采用更大位宽的计数器电路，也导致了功耗增加。较高的功耗易使FPGA器件在高温高辐射环境中触发结温保护导致复位，因此在满足时间拉偏验证要求的基础上，需尽量降低基准时钟的频率。

发明内容

本发明所要解决的技术问题是：针对现有技术的问题，本发明提供了一种能够在辐照试验环境下降低主控器件功耗开展长时间时序拉偏环境试验，验证存储器芯片接口性能的方法。

为了解决上述技术问题，本发明采用的技术方案为：

第一方面，本发明提供了一种基于双计数器实现的时序拉偏方法，所述方法包括：

基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；

通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；

根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。

第二方面，本发明还提供了一种基于双计数器实现的时序拉偏系统，所述系统包括：

读取模块：用于基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；

计数模块：用于通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；

获取模块：用于根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。

第三方面，本发明还提供了一种基于双计数器实现的时序拉偏设备，包括存储器、处理器、以及存储在所述所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时，实现如上述第一方面所述的基于双计数器实现的时序拉偏方法中的各个步骤。

第四方面，本发明还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时，实现如上述第一方面所述的基于双计数器实现的时序拉偏方法中的各个步骤。

本发明提供了一种基于双计数器实现的时序拉偏方法，所述方法包括：基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。该方法采用两类计数器按照层次快速实现对信号的拉偏时序步进生成，并能计算出系统所需基准时间刻度，避免系统运行过于高频的时钟而增加不必要的功耗，便于在单粒子辐照环境中长期运行以验证存储器的接口性能。

附图说明

下面结合附图详述本发明的具体结构

图1为本发明的基于双计数器实现的时序拉偏方法的流程示意图；

图2为本发明的基于双计数器实现的时序拉偏方法的子流程示意图；

图3为本发明的基于双计数器实现的时序拉偏方法的电平段示意图；

图4为本发明的基于双计数器实现的时序拉偏方法的存储器读时序表；

图5为本发明的基于双计数器实现的时序拉偏方法的程序模块示意图。

具体实施方式

为详细说明本发明的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。

请参阅图1，图1为本申请实施例中基于双计数器实现的时序拉偏方法的流程示意图，所述方法包括：

步骤101、基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数。

在本实施例中，信号的时序是由时间连续的多个电平片段(电平段)组成的。对存储器不同的操作(如擦除、写入、读出、复位等)都是通过对芯片各管脚组合注入和读取特定电平时序信号的激励和响应来实现的。主控端(如CPU、MCU、DSP、FPGA等主控器件或测试机台)的控制器按照对应的读时序图操作存储器芯片的CE#、WE#、OE#、Addresses管脚信号，即可在对应的Trc时间(有效地址输入到可读有效数据的时间，最小为110ns)内在Output管脚(数据管脚，共16位(Data[15:0]))上读回对应地址存储数据。同理，对存储器的其他操作(如擦除、写入、复位等)也按照该方式完成，只是不同的操作需采用各自对应的信号电平的时序变化和组合来实现。

步骤102、通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数。

在本实施例中，第一计数器根据某一段电平段的时长进行计数，第二计数器实际上是计算有多少个电平段。当第一计数器对某一段电平段时长计数完成后，第二计数器加1。

步骤103、根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。

在本实施例中，根据第一计数器计算的各段电平段的时长以及拉偏步进时长获取电平段的最小时间基准。

本申请实施例提供了一种基于双计数器实现的时序拉偏方法，所述方法包括：基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。该方法采用两类计数器按照层次快速实现对信号的拉偏时序步进生成，并能计算出系统所需基准时间刻度，避免系统运行过于高频的时钟而增加不必要的功耗，便于在单粒子辐照环境中长期运行以验证存储器的接口性能。

进一步地，在本实施例中，所述获取所述电平段的最小时间基准之后包括：

根据所述最小时间基准计算各所述电平段的计数满值。

在本实施例中，根据最小时间基准以及电平段的时长，可得到电平段的计数满值，其中，电平段的时长是固定的，计数满值也就是计数器实际的计数数据。还使用可变参数的方式设计第一计数器的计数满值。每个信号的各电平段无重合，故仅需一个第一计数器，每个段都通过第二计数器的计数数据和拉偏步进数重新确定当前第一计数器的计数数据，节省电路资源。

进一步地，在本实施例中，所述根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准包括：

基于各所述电平段的计数数据和所述拉偏步进时长，获取各所述电平段的最大公约数。

在本实施例中，请参阅图3，图3为本申请实施例中的电平段示意图，系统的最小时间基准刻度T

T

在本实施例中，时序拉偏时可直接将第一计数器的计数器跳转的条件T

进一步地，在本实施例中，所述各所述电平段的最大公约数为所述电平段的最小时间基准。

进一步地，请参阅图2，图2为本申请实施例中基于双计数器实现的时序拉偏方法的子流程示意图，所述通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数包括：

步骤201、所述第一计数器基于预设的电平段时长对第i段所述电平段进行计数；

步骤202、若第一计数器计数时长与所述预设的电平段时长相同，所述第一计数器则对第i+1段所述电平段进行计数。

在本实施例中，请参阅图4，图4为本申请实施例中的存储器读时序表，某个信号的电平段的变化只有两种触发方式：内部定时触发和外部相关触发。内部定时触发是指对应电平段为预先定义的固定时间长度，与其他输入输出信号的变化无关，因此该电平段结束条件是计数值达到预设值；外部相关触发是指当前信号的电平段结束条件的计数值无固定上限，而随其他相关信号的电平段变化而停止计数，转入下一电平段。例如，其中A1到A2的电平段跳转就是A1的段内计数达到固定值的内部定时触发。E3到E4的电平段跳转就是C4的段内计数达到固定值而外部相关触发。当前即可依据存储器芯片接口试验规范确定各电平段的时长值和拉偏步进时长，拉偏步进时长用于完成时序拉偏。

进一步地，在本实施例中，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i后包括：

基于所述第一计数器对第i+1段所述电平段进行计数。

在本实施例中，第一计数器对第i段进行计数后，将该段的计数数据赋值为1后，继续对i+1段电平段进行计数，直至所有电平段计数完成。

进一步地，在本实施例中，所述第二计数器计数完成后返回初始值1。

在本实施例中，当第二计数器将电平段的段数计数完成后，返回初始值1。

进一步地，本申请实施例还提供一种基于双计数器实现的时序拉偏系统300，参照图5，图5为本申请实施例中基于双计数器实现的时序拉偏系统的程序模块示意图，本实施例中，上述基于双计数器实现的时序拉偏系统包括：

读取模块301：用于基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；

计数模块302：用于通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；

获取模块303：用于根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。

本申请实施例提供的基于双计数器实现的时序拉偏系统，可以实现：基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。该方法采用两类计数器按照层次快速实现对信号的拉偏时序步进生成，并能计算出系统所需基准时间刻度，避免系统运行过于高频的时钟而增加不必要的功耗，便于在单粒子辐照环境中长期运行以验证存储器的接口性能。

进一步地，本申请还提供一种基于双计数器实现的时序拉偏设备，包括存储器、处理器、以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时，实现上述的基于双计数器实现的时序拉偏方法中的各个步骤。

进一步地，本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时，实现如上述的基于双计数器实现的时序拉偏方法中的各个步骤。

在本发明各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random AccessMemory)、磁碟或者光盘等各种可以存储程序代码的介质。

需要说明的是，对于前述的各方法实施例，为了简便描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定都是本发明所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。

以上为对本发明所提供的一种基于双计数器实现的时序拉偏方法及系统、设备及存储介质的描述，对于本领域的技术人员，依据本申请实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。