锁相环电路

技术领域

本申请涉及通信技术领域，特别是涉及锁相环电路。

背景技术

一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由压控振荡器(VCO)实现转成高频，但是这种方法产生的时钟信号并不稳定，故利用锁相环路来实现稳定且高频的时钟信号，锁定时无剩余频差。基于锁相环(PLL)的频率合成器是各种应用中的重要电路组件，特别是在通信系统中。除去良好的信号纯度(即低相位噪声和低杂散)，锁定速度也是一个重要的设计要求。快速锁定功能对于需要跳频操作的系统尤其至关重要，跳频稳定速度很大程度上限制了系统模式切换的速度。

为了实现两种工作频率的快速切换，PLL模块需要实现快速切频功能。切频时间为自动频率校准(AFC)和精调锁定时间之和。一般的PLL锁定时间在几十微秒左右，远远超出了此处2微秒的切频时间要求。因此需要设计PLL快速锁定技术。相关技术的PLL更关注宽覆盖范围、低功耗、低抖动等性能，在快速锁定方面尤其是针对宽跳频距离的PLL快速锁定技术的研究不够。在已有的研究中，几乎没有设计可以兼顾高精度和极快的锁定速度。

目前针对相关技术中的PLL锁定速度慢的问题，尚未提出有效的解决方案。

发明内容

本申请实施例提供了一种锁相环电路，以至少解决相关技术中的PLL锁定速度慢的问题。

第一方面，本申请实施例提供了一种锁相环电路，包括：

压控振荡器，用于产生高频时钟信号；

分频器，与所述压控振荡器相连接，用于将所述高频时钟信号进行分频，得到低频信号；

鉴频鉴相器，与所述分频器相连接，用于将所述低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；

电荷泵电路，与所述鉴频鉴相器相连接，用于将所述时域快慢信号转换成电流幅度信号；

环路滤波器，与所述电荷泵电路相连接，用于将所述电流幅度信号转变成电压信号，以反馈控制所述压控振荡器；

自动频率校准电路，与所述压控振荡器相连接，用于确定所述压控振荡器的电容阵列控制字，其中，所述电容阵列控制字用于调整所述压控振荡器产生的所述高频时钟信号的频率。

在其中一些实施例中，所述自动频率校准电路包括：

主状态机和处理状态子状态机；

其中，所述主状态机使用的是参考时钟，第一个周期进入初始状态，当检测到开始信号时，进入计数状态与处理状态的循环过程。

在其中一些实施例中，在所述计数状态，对所述压控振荡器输出的所述高频时钟信号的上升沿进行计数。

在其中一些实施例中，在所述处理状态，将所述计数状态下的计数值与所述分频器的分频比做差，得到误差值，并根据所述误差值调整所述压控振荡器的电容阵列控制字。

在其中一些实施例中，根据所述误差值调整所述压控振荡器的电容阵列控制字包括：

根据所述误差值的极性判断所述电容阵列控制字选择左子树还是右子树；

根据所述误差值的大小判断所述电容阵列控制字选择子树的控制字还是父节点的控制字。

在其中一些实施例中，所述锁相环电路还包括：

相位误差补偿模块，用于补偿所述参考信号与所述分频器输出的时钟信号之间的相位差。

在其中一些实施例中，所述相位误差补偿模块用于：

在所述自动频率校准电路确定所述压控振荡器的电容阵列控制字之后，通过改变所述分频器的分频比对所述参考信号与所述分频器输出的时钟信号进行第一次相位误差补偿；

在所述参考信号与所述分频器输出的时钟信号的频率相同时，通过改变所述分频器的分频比对所述参考信号与所述分频器输出的时钟信号进行第二次相位误差补偿，使得所述参考信号与所述分频器输出的时钟信号的频率和相位都同步。

在其中一些实施例中，所述锁相环电路还包括：

另一个电荷泵电路，与所述环路滤波器相连接，用于对所述环路滤波器中的其中一个电容进行同步充放电。

在其中一些实施例中，所述锁相环电路的环路带宽的切换过程由所述电荷泵电路的电流控制字切换和所述环路滤波器的电容电阻控制字切换完成。

在其中一些实施例中，所述锁相环电路还包括：

锁定检测电路，分别与所述分频器和所述鉴频鉴相器相连接，用于通过触发器互采得到的数字信号来判断锁定情况。

相比于相关技术，本申请实施例提供的锁相环电路，通过压控振荡器产生高频时钟信号；分频器将所述高频时钟信号进行分频，得到低频信号；鉴频鉴相器将所述低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；电荷泵电路将所述时域快慢信号转换成电流幅度信号；环路滤波器将所述电流幅度信号转变成电压信号，以反馈控制所述压控振荡器；自动频率校准电路确定所述压控振荡器的电容阵列控制字；相位误差补偿模块分两次在关键节点补偿所述低频信号与参考信号的相位差，解决了相关技术中的PLL锁定速度慢的问题，实现了PLL产生的片上高精度低噪声高频时钟信号的快速频率切换。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的锁相环电路的示意图；

图2a是根据本申请优选实施例的快速锁定自动频率校准电路与相位误差补偿状态机的示意图；

图2b是根据本申请优选实施例的4路正交相位的4分频VCO时钟的示意图；

图2c是根据本申请优选实施例的处理状态的处理流程的示意图；

图3是根据本申请优选实施例的相位误差补偿的示意图；

图4是根据本申请优选实施例的环路带宽切换技术的示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。

除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。

在对本申请实施例进行详细说明之前，对本申请实施例中的技术术语及简称说明如下：

PLL(Phase Locked Loop)：锁相环

VCO(Voltage Controlled Oscillator)：压控振荡器

AFC(Auto Frequency Calibration)：自动频率校准

PEC(Phase Error Compensation)：相位误差补偿

PFD(Phase-Frequency Detector)：鉴频鉴相器

CP(Charge Pump)：电荷泵

LF(Loop Filter)：环路滤波器

PDIV(Programmable Divider)：可编程分频器

本申请实施例提供了一种锁相环电路。

图1是根据本申请实施例的锁相环电路的示意图，如图1所示，该锁相环电路包括：

压控振荡器，用于产生高频时钟信号；

分频器，与所述压控振荡器相连接，用于将所述高频时钟信号进行分频，得到低频信号；

鉴频鉴相器，与所述分频器相连接，用于将所述低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；

电荷泵电路，与所述鉴频鉴相器相连接，用于将所述时域快慢信号转换成电流幅度信号；

环路滤波器，与所述电荷泵电路相连接，用于将所述电流幅度信号转变成电压信号，以反馈控制所述压控振荡器；

自动频率校准电路，与所述压控振荡器相连接，用于确定所述压控振荡器的电容阵列控制字，其中，所述电容阵列控制字用于调整所述压控振荡器产生的所述高频时钟信号的频率。

本申请实施例中PLL快速锁定技术主要包括两个方面：快速AFC和PEC，功能都集成在AFC模块中，配合PFD和CP实现。所设计的PLL的结构图如图1所示。PLL时钟发生器是一个典型的负反馈系统，具有较高的前馈增益和高精度高线性度的数字反馈通路。通过可编程分频器(PDIV)将压控振荡器(VCO)的高频时钟信号经过数字分频到低频后，与参考时钟信号通过鉴频鉴相器(PFD)在时域上比出高频时钟信号超前或滞后，接下来通过电荷泵电路(CP)将时域快慢信号转换成电流幅度信号，而环路滤波器(LF)会将电流信号平均为电压信号，进而反馈控制压控振荡器。此外，在串行通信链路中，时钟发生器与发射机与接收机的片上距离非常远，驱动器也是时钟电路必不可少的模块。

本申请实施例所用的VCO为LC-VCO结构。为了实现6.4GHz到10GHz宽频带的覆盖，VCO电容需要设计为7bit阵列。控制阵列的控制字值越大，电容值越小，VCO的输出时钟频率就越高。AFC的目的就是根据当前系统工作环境，自动产生一个最优的VCO电容阵列控制字。

在其中一些实施例中，所述自动频率校准电路包括：

主状态机和处理状态子状态机；

其中，所述主状态机使用的是参考时钟，第一个周期进入初始状态，当检测到开始信号时，进入计数状态与处理状态的循环过程。

在其中一些实施例中，在所述计数状态，对所述压控振荡器输出的所述高频时钟信号的上升沿进行计数。

在其中一些实施例中，在所述处理状态，将所述计数状态下的计数值与所述分频器的分频比做差，得到误差值，并根据所述误差值调整所述压控振荡器的电容阵列控制字。

在其中一些实施例中，根据所述误差值调整所述压控振荡器的电容阵列控制字包括：

根据所述误差值的极性判断所述电容阵列控制字选择左子树还是右子树；

根据所述误差值的大小判断所述电容阵列控制字选择子树的控制字还是父节点的控制字。

快速AFC由一个主状态机和一个处理状态子状态机构成，如图2a所示。首先，AFC工作，VCO控制电压强制拉到400mV，目的是给AFC过程营造一个稳定的环境，并且400mV是比较理想的锁定电压，因此可以提高最终控制字code的精度。AFC主状态机使用的是参考时钟，第一个周期进入初始状态IDLE。当检测到开始信号afc_start信号为高，就可以进入计数-处理循环。此处afc_start信号由使能信号决定，并且只能生效一次，以防AFC功能失控重启。AFC的一个循环包括计数阶段与处理阶段。

下一个状态为计数状态AFC_COUNT，在这个状态中，会对VCO输出时钟上升沿进行计数。由于此处最高频率为10GHz，会对电路有较高要求。因此选择4路正交相位的4分频VCO时钟作为被采样信号，如图2b所示。这样一个周期内，同时有四路时钟被参考时钟采样，加在一起的上升沿个数就是VCO输出时钟在一个参考频率内的上升沿个数，在频率正确的情况下，这个数要等于预设的分频比。

计数状态要和处理状态协同工作，AFC_COUNT的下个状态为处理状态AFC_PROCESS。在这个周期内，上个状态计的数会被处理。具体操作为如图2c所示，当前周期的计数值，与分频比做差，得到一个误差值，再与上一次得到的误差值进行比较大小。同时，误差值的极性也会被记录。通过极性来判断下一个控制字应该是选择左子树还是右子树。如果误差值为正，则表示VCO输出时钟频率过高，当前控制字过大，下个周期会选择左子树，反之则选择右子树。在PROCESS状态中，子树与父结点的控制字选择是由两个控制字下误差值的大小决定的。如果子树误差值小，则留在子树控制字值，反之则最终会返回父结点的控制字。AFC会从中间控制字一直向下寻找，直至出现奇数控制字，最终返回记录下有最小误差值的控制字，即为最优控制字。这就是二分法寻找最优控制字的AFC技术。利用二分法完成AFC，7bitAFC输出控制字需要7步计数-处理过程。所以总时间为2T(IDLE+START)+7*2T(COUNT+PROCESS)，一共16个周期832ns时间，为后续PLL精调锁定留下了足够的时间。

在其中一些实施例中，所述锁相环电路还包括：

相位误差补偿模块，用于补偿所述参考信号与所述分频器输出的时钟信号之间的相位差。

在其中一些实施例中，所述相位误差补偿模块用于：

在所述自动频率校准电路确定所述压控振荡器的电容阵列控制字之后，通过改变所述分频器的分频比对所述参考信号与所述分频器输出的时钟信号进行第一次相位误差补偿；

在所述参考信号与所述分频器输出的时钟信号的频率相同时，通过改变所述分频器的分频比对所述参考信号与所述分频器输出的时钟信号进行第二次相位误差补偿，使得所述参考信号与所述分频器输出的时钟信号的频率和相位都同步。

相位误差补偿部分，总共有两次相位补偿，如图3所示。首先，在AFC结束的时候，此时参考时钟和分频器输出时钟会存在相位差。PEC模块检测到此相位差的值，并立即改变分频比进行补偿。但是此时两个时钟的频率还不相同，因此相位差会一直累加，直到两个时钟信号频率相同时，相位差达到最大值，也即第二个补偿点，通过改变分频比对此处相位差进行补偿，两个时钟信号达到频率相位都同步，在一定的裕度下，很快完成锁定。此处相位差的检测是通过慢时钟采样快时钟实现的。PEC在PFD输出UP信号上升沿到来时开始对4分频VCO输出时钟上升沿进行计数。计数值乘以4认定为当前相位差。每次周期都进行相位误差的检查。如果该相位误差超过某些阈值水平，则相应地提供适当的补偿相位来减少相位误差。相位补偿通过动态更改分频比来完成，使分频器的输出边缘相应地移动，来改变相位。重复此过程，直到频率误差(因此积分相位误差)降到足够小，最终达到锁定状态。

在其中一些实施例中，所述锁相环电路还包括：

另一个电荷泵电路，与所述环路滤波器相连接，用于对所述环路滤波器中的其中一个电容进行同步充放电。

如图1所示，LF中C2电容通常比较大，为几百皮法，远大于C1和C3的值，时间常数很大，这就导致了C2的充电过程很长，长过了AFC时间。也就是说，AFC结束，VCO控制电压脱离400mV控制后，会产生电荷倒灌的情况，C1会放电C2进行充电，直接导致VCO控制电压骤降，快速锁定功能丧失。为了避免这种情况发生，需要一个专有CP对C2进行同步充放电。此电流值通过电容值比例关系和两个CP电流大小计算得出。

在其中一些实施例中，所述锁相环电路的环路带宽的切换过程由所述电荷泵电路的电流控制字切换和所述环路滤波器的电容电阻控制字切换完成。

简单的分析可以得出，PLL的环路带宽越大，锁定时间越短。但是PLL正常工作时噪声性能不能承受过大的带宽。因此本申请实施例提供了环路带宽切换技术，如图4所示，切换过程由CP电流控制字切换和LF电容电阻阵列控制字切换完成。CP和LF配合切换环路带宽可以保证切换后的小带宽PLL仍然稳定。

在其中一些实施例中，所述锁相环电路还包括：

锁定检测电路，分别与所述分频器和所述鉴频鉴相器相连接，用于通过触发器互采得到的数字信号来判断锁定情况。

一般来说，环路锁定后可编程分频器的输出相位会与参考时钟对齐，根据模拟信号锁定时相位差较小的特征，本申请实施例采用基于判断模拟相位差值的锁定检测电路，通过触发器互采得到的数字信号来判断锁定情况。从整个信号链路来说，前端的二分频器用来消除较差的占空比，接下来的延时模块用来消除版图上双边距离不同造成的延时不匹配问题，而互采通路上的延时模块能够控制相位差检测的阈值，阈值数字可控能免疫工艺带来的误差。同或门(Xnor)会判断触发器输出的数字电平，当同时为高时，其会给出高电平，需要注意的是由于二分频的引入，可能导致第一次翻转时参考时候的上升沿对准分频信号的下降沿，因此同时为低时也会给出高电平，以供给后面的加/减计数器运算，当累加到一定数值时，即出现多次相位靠近的情况，锁定检测电路会给出高电平，以示意此时系统完成锁定操作。

本申请实施例包括以下关键技术：

(1)一种快速AFC技术：在固定VCO控制电压的情况下，用参考时钟对4分频VCO输出时钟进行计数，得到的分频比和预设分频比进行比较，通过误差值的极性和绝对值大小来搜索二叉树，最终输出当前工作环境下最优的VCO电容阵列控制字。

(2)一种相位误差补偿技术：在频率改变之后，相位误差迅速累积，PEC检测相位差，通过判断相位差的极性，来对实时分频比进行加相位差或减相位差的操作，下个周期分频比又恢复默认值。通过此过程完成一首一尾两次相位误差补偿，来代替PLL的常规稳定过程。

(3)环路带宽切换技术：切换过程由CP电流控制字切换和LF电容电阻阵列控制字切换完成。CP和LF配合切换环路带宽可以保证切换后的小带宽PLL仍然稳定。

(4)LF电荷倒灌处理技术：设计一个专用CP对C2进行同步充放电，此电流值通过电容值比例关系和两个CP电流大小计算得出。

本申请实施例在PLL需要进行宽范围跳频操作时，可以使其在2us内达到锁定状态。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。