半导体结构及其制备方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

典型的半导体结构的制备过程中，为了克服工艺偏差对上下接触孔对准的影响，保证上层导电结构对应的第一接触孔中的第一导电材料与下层导电结构对应的第二接触孔中的第二导电材料充分接触，设置第一接触孔的特征尺寸大于第二接触孔的特征尺寸，在刻蚀形成第一接触孔时，刻蚀停止在第二导电材料的上表面处并暴露第二导电材料的上表面，从而使得填充于第一接触孔中的第一导电材料与第二导电材料形成良好的接触。

然而，刻蚀第二导电材料和第二导电材料之间的层间介质层的刻蚀速率存在一定的偏差，以及为了保证第二导电材料的上表面能够完全暴露，一般会增加一些刻蚀时间，使得刻蚀露出第二导电材料时第二导电材料的部分侧壁会暴露出来，暴露出的侧壁与层间介质层之间会形成小的凹槽，这会导致后续填充的第一导电材料容易在凹槽处填充不完全，而形成空洞缺陷，进而影响第一导电材料与第二导电材料的接触，增加第一导电材料与第二导电材料之间的接触电阻，影响第一导电材料与第二导电材料之前的导电性能。

发明内容

基于此，有必要针对现有技术中的上述问题，提供一种半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括：

提供衬底，所述衬底上形成有层间介质层及位于层间介质层中的导电结构；

于层间介质层及导电结构上形成第一隔离介质层；

于第一隔离介质层中形成沟槽，所述沟槽暴露出导电结构的上表面及部分侧壁；

于沟槽中填充形成导电层结构；

其中，沟槽的底部侧壁与导电结构的暴露侧壁之间的距离为第一预设值，沟槽的底部与导电结构的上表面之间的距离为第二预设值。

在其中一个实施例中，所述第一预设值不小于3纳米且不大于10纳米。

在其中一个实施例中，所述第二预设值不小于1纳米且不大于20纳米。

在其中一个实施例中，层间介质层和第一隔离介质层均包括氧化硅材料层。

在其中一个实施例中，沟槽的底部侧壁之间的距离不大于沟槽的顶部侧壁之间的距离。

在其中一个实施例中，沟槽至少包括倒梯形沟槽、长方形沟槽中的一种。

在其中一个实施例中，于第一隔离介质层中形成沟槽的步骤包括：

于第一隔离介质层上形成光刻掩膜图案，光刻掩膜图案的开口在衬底上的投影覆盖导电结构，且与导电结构的侧壁之间的距离大于或等于第一预设值；

以光刻掩膜图案为掩膜对第一隔离介质层进行图形化处理，在第一隔离介质层中形成沟槽。

在其中一个实施例中，于第一隔离介质层上形成光刻掩膜图案之前还包括：

于第一隔离介质层上形成掩膜层的步骤；

以光刻掩膜图案为掩膜对第一隔离介质层进行图形化处理的步骤包括：

以光刻掩膜图案为掩膜对掩膜层进行图形化处理，得到掩膜图案；

以掩膜图案为掩膜对第一隔离介质层进行图形化处理，得到沟槽。

在其中一个实施例中，以光刻掩膜图案为掩膜对掩膜层进行图形化处理的步骤还包括：

去除光刻掩膜图案；

以掩膜图案为掩膜对第一隔离介质层进行图形化处理的步骤还包括：

去除掩膜图案。

在其中一个实施例中，掩膜层包括自层间介质层依次叠加的旋涂硬掩膜层、氮氧化硅层，于第一隔离介质层上形成掩膜层的步骤包括：

于第一隔离介质层上形成旋涂硬掩膜层；

于旋涂硬掩膜层的上表面形成氮氧化硅层。

在其中一个实施例中，导电层结构包括扩散阻挡层和导电层，于沟槽中填充形成导电层结构的步骤包括：

于沟槽中形成扩散阻挡层，所述扩散阻挡层覆盖在沟槽的侧壁及底部、沟槽暴露出的导电结构的上表面及部分侧壁上；

于扩散阻挡层的上表面形成导电层，所述导电层填满所述沟槽。

在其中一个实施例中，沟槽中的导电层的上表面高于第一隔离介质层的上表面，于扩散阻挡层的上表面形成导电层之后还包括：

进行减薄处理，直至导电层的上表面与第一隔离介质层的上表面相齐平。

在其中一个实施例中，扩散阻挡层至少包括氮化钛材料层、氮化钽材料层、氮化钨材料层中的一种，导电层和/或导电结构至少包括铜材料层、钨材料层、铝材料层中的一种。

在其中一个实施例中，半导体结构的制备方法还包括：

于导电层结构上形成刻蚀阻挡层；

于刻蚀阻挡层上形成第二隔离介质层；

于第二隔离介质层中形成第二导电层结构，所述第二导电层结构的下表面的横向尺寸大于所述导电层结构上表面的横向尺寸。

在其中一个实施例中，于第二导电层结构上形成第N导电层结构，所述第N导电层结构的下表面的横向尺寸大于第N-1导电层结构上表面的横向尺寸；

其中，N大于或等于3。

在其中一个实施例中，通过干法刻蚀工艺形成沟槽，所述干法刻蚀工艺的工艺气体包括氟基气体。

本发明还提供了一种半导体结构，所述半导体结构包括：

导电层结构，所述导电层结构采用上述任一项所述的半导体结构的制备方法而得到。

本发明的半导体结构及其制备方法，通过在衬底上的隔离介质层中形成暴露出导电结构的上表面及部分侧壁的沟槽，然后在沟槽中填充形成导电层结构，其中，沟槽的侧壁与导电结构的侧壁之间的距离为第一预设值，沟槽的底部与导电结构的上表面之间的距离为第二预设值，使得导电层结构能够完全填充沟槽且与导电结构完全接触，同时增加了导电层结构和导电结构的接触面积，减小了接触电阻，同时导电层结构与导电结构之间的接触面为倒插塞型结构，增大了导电层结构与导电结构之间的接触稳固性。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中半导体结构的制备方法的流程示意图；

图2为一实施例中形成光刻掩膜图案后半导体结构的剖面示意图；

图3为一实施例中在第一隔离介质层中形成沟槽的流程示意图；

图4为一实施例中以光刻掩膜图案为掩膜对第一隔离介质层进行图形化处理的流程示意图；

图5为一实施例中在第一隔离介质层上形成掩膜层的流程示意图；

图6为一实施例中形成掩膜图案后半导体结构的剖面示意图；

图7为一实施例中形成沟槽后半导体结构的剖面示意图；

图8为另一实施例中形成沟槽后半导体结构的剖面示意图；

图9为一实施例中图7对应的形成导电层结构后半导体结构的剖面示意图；

图10为一实施例中于沟槽中填充形成导电层结构的流程示意图；

图11为另一实施例中半导体结构的制备方法的流程示意图；

图12为一实施例中形成第二导电层结构后半导体结构的剖面示意图。

附图标记说明：

100、衬底；102、层间介质层；104、导电结构；106、第一隔离介质层；108、光刻掩膜图案；110、掩膜层；112、旋涂硬掩膜层；114、氮氧化硅层；116、掩膜图案；202、第一层间介质层；204、沟槽；206、导电层结构；208、扩散阻挡层；210、导电层；302、刻蚀阻挡层；304、第二隔离介质层；306、第二导电层结构；308、第二沟槽。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。

参见图1，为一实施例中半导体结构的制备方法的流程示意图。

在其中一个实施例中，本发明提供了一种半导体结构的制备方法，如图1所示，该制备方法包括：

S102，提供衬底，所述衬底上形成有层间介质层及位于层间介质层中的导电结构。

具体地，提供衬底，衬底上形成有层间介质层及位于层间介质层中的导电结构，所述衬底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，衬底的构成材料选用单晶硅。

S104，于层间介质层及导电结构上形成第一隔离介质层。

具体地，在衬底上形成第一隔离介质层，第一隔离介质层覆盖在层间介质层和导电结构上，例如第一隔离介质层覆盖在层间介质层和导电结构的上表面。

S106，于第一隔离介质层中形成沟槽，所述沟槽暴露出导电结构的上表面及部分侧壁。

具体地，在第一隔离介质层中开设暴露出导电结构的上表面、导电结构的部分侧壁的沟槽，即沟槽的底部低于导电结构的上表面，包括位于导电结构上方的部分以及位于导电结构两侧的部分；其中，沟槽的底部侧壁与导电结构的暴露侧壁之间的距离为第一预设值，沟槽的底部与导电结构的上表面之间的距离为第二预设值。

S108，于沟槽中填充形成导电层结构。

具体地，在沟槽中填充形成导电层结构，导电层结构的下表面与导电结构的上表面及部分侧壁接触连接，即导电层结构与导电结构之间的接触面为倒插塞型结构。

上述半导体结构的制备方法，通过在衬底上的隔离介质层中形成暴露出导电结构的上表面及部分侧壁的沟槽，然后在沟槽中填充形成导电层结构，其中，沟槽的侧壁与导电结构的侧壁之间的距离为第一预设值，沟槽的底部与导电结构的上表面之间的距离为第二预设值，使得导电层结构能够完全填充沟槽且与导电结构完全接触，同时增加了导电层结构和导电结构的接触面积，减小了接触电阻，同时导电层结构与导电结构之间的接触面为倒插塞型结构，增大了导电层结构与导电结构之间的接触稳固性。

参见图2，为一实施例中形成光刻掩膜图案后半导体结构的剖面示意图。参见图3，为一实施例中在第一隔离介质层中形成沟槽的流程示意图。参见图4，为一实施例中以光刻掩膜图案为掩膜对第一隔离介质层进行图形化处理的流程示意图。参见图5，为一实施例中在第一隔离介质层上形成掩膜层的流程示意图。

如图2所示，首先，获取衬底100，在衬底100上形成有层间介质层102以及位于层间介质层102中的导电结构104。在有些实施例中，层间介质层102和导电结构104的下表面与衬底100的上表面相齐平，导电结构104的上表面和层间介质层102的上表面相齐平。其次，在衬底100上形成第一隔离介质层106，第一隔离介质层106覆盖在层间介质层102和导电结构104上，其中，第一隔离介质层106覆盖在层间介质层102的上表面和导电结构104的上表面，或者第一隔离介质层106的下表面和层间介质层102的上表面及导电结构104的上表面之间存在其他器件结构。以下以第一隔离介质层106覆盖在层间介质层102的上表面和导电结构104的上表面为例，对半导体结构的制备方法进行描述。

如图2、图3所示，在其中一个实施例中，于第一隔离介质层106中形成沟槽的步骤包括：

S202，于第一隔离介质层上形成光刻掩膜图案。

具体地，在第一隔离介质层106上形成光刻掩膜图案108，光刻掩膜图案108的开口在衬底100上的投影覆盖导电结构104，且与导电结构104的侧壁之间的距离大于或等于第一预设值。即光刻掩膜图案108的开口的侧壁与导电结构104的侧壁之间在第一方向上的水平距离D1大于零，且D1大于或等于沟槽的底部侧壁与导电结构104的暴露侧壁之间在第一方向上的距离(第一预设值)。

S204，以光刻掩膜图案为掩膜对第一隔离介质层进行图形化处理，在第一隔离介质层中形成沟槽。

如图2、图4所示，在其中一个实施例中，步骤S202之前还包括：

于第一隔离介质层106上形成掩膜层110的步骤；

步骤S204包括：

S302，以光刻掩膜图案为掩膜对掩膜层进行图形化处理，得到掩膜图案。

S304，以掩膜图案为掩膜对第一隔离介质层进行图形化处理，得到沟槽。

如图2、图5所示，在其中一个实施例中，掩膜层110包括自第一隔离介质层106依次叠加的旋涂硬掩膜层112、氮氧化硅层114。于第一隔离介质层106上形成掩膜层110的步骤包括：

S402，于第一隔离介质层上形成旋涂硬掩膜层。

具体地，通过本领域技术人员熟知的旋涂工艺，在第一隔离介质层106上形成旋涂硬掩膜层112(SOH：Spin On Hard)。在其中一个实施例中，旋涂硬掩膜层112与第一隔离介质层106的上表面接触。

S404，于旋涂硬掩膜层的上表面形成氮氧化硅层。

具体地，通过本领域技术人员熟知的成膜工艺，例如化学气相淀积工艺、物理汽相淀积工艺、原子层淀积工艺等，在旋涂硬掩膜层112的上表面形成氮氧化硅层114。

在其中一个实施例中，以光刻掩膜图案108为掩膜对掩膜层110进行图形化处理的步骤还包括：

去除光刻掩膜图案108；

以掩膜图案为掩膜对第一隔离介质层106进行图形化处理的步骤还包括：

去除掩膜图案。

参见图6，为一实施例中形成掩膜图案后半导体结构的剖面示意图。参见图7，为一实施例中形成沟槽后半导体结构的剖面示意图。参见图8，为另一实施例中形成沟槽后半导体结构的剖面示意图。

如图2、图6、图7、图8所示，第一步，以光刻掩膜图案108为掩膜依次对掩膜层110中的氮氧化硅层114和旋涂硬掩膜层112进行图形化处理，去除未被光刻掩膜图案108覆盖的氮氧化硅层114和旋涂硬掩膜层112，得到由剩余氮氧化硅层114和剩余旋涂硬掩膜层112构成的掩膜图案116，此时掩膜图案116的图形和光刻掩膜图案108的图形相同。去除掩膜图案116上的光刻掩膜图案108，其中，光刻掩膜图案108可以在图形化氮氧化硅层114和旋涂硬掩膜层112的过程中完全去除，也可以在形成掩膜图案116后再通过工艺完全去除，此时半导体结构的剖面示意图如图6所示。第二步，以掩膜图案116为掩膜对第一隔离介质层106进行图形化处理，去除未被掩膜图案116覆盖的第一隔离介质层106以及位于导电结构104两侧的部分层间介质层102，得到由剩余第一隔离介质层106构成的第一层间介质层202，以及形成在第一隔离介质层106和层间介质层102中的沟槽204，所述沟槽204的底部侧壁与导电结构104的暴露侧壁之间的距离D2为第一预设值，沟槽204的底部与导电结构104的上表面之间的距离D3为第二预设值；去除掩膜图案116，掩膜图案116可以在形成沟槽204的过程中完全去除，也可以在形成沟槽204后再通过工艺完全去除，此时半导体结构的剖面示意图如图7或图8所示。

在其中一个实施例中，第一预设值D2不小于3纳米且不大于10纳米，例如为4纳米、5纳米、6纳米、7纳米、8纳米等，上述数据仅作为示例，在实际实施例中根据实际要求设置第一预设值D2。

在其中一个实施例中，第二预设值D3不小于1纳米且不大于20纳米，例如为4纳米、5纳米、6纳米、7纳米、8纳米、10纳米、13纳米、15纳米、18纳米等，上述数据仅作为示例，在实际实施例中根据实际要求设置第二预设值D3。

在其中一个实施例中，沟槽204的底部侧壁之间的距离D4不大于沟槽204的顶部侧壁之间的距离D5。

在其中一个实施例中，沟槽204至少包括倒梯形沟槽、长方形沟槽中的一种。具体地，当沟槽204的底部侧壁之间的距离D4等于沟槽204的顶部侧壁之间的距离D5时，沟槽204在第一方向的剖面为上下同宽的长方形沟槽，半导体结构的剖面示意图如图7所示；当沟槽204的底部侧壁之间的距离D4小于沟槽204的顶部侧壁之间的距离D5时，沟槽204在第一方向的剖面为上宽下窄的倒梯形沟槽，以降低后续在沟槽204中填充形成导电层结构的难度，避免在导电层结构中形成孔洞缺陷，同时增加导电层结构206的上表面与其上的另一导电层结构的接触面积，减少接触电阻。半导体结构的剖面示意图如图8所示，以下以沟槽204在第一方向的剖面为上下同宽的长方形沟槽为例进行说明。

在其中一个实施例中，通过干法刻蚀工艺形成沟槽204，所述干法刻蚀工艺的工艺气体包括氟基气体。

参见图9，为一实施例中图7对应的形成导电层结构后半导体结构的剖面示意图。参见图10，为一实施例中于沟槽中填充形成导电层结构的流程示意图。

如图9所示，形成沟槽204后，在沟槽204中填充形成导电层结构206。

如图9、图10所示，在其中一个实施例中，导电层结构206包括扩散阻挡层208和导电层210，步骤S108包括：

S502，于沟槽中形成扩散阻挡层。

具体地，首先，在沟槽204中形成扩散阻挡材料层，所述扩散阻挡材料层覆盖在沟槽204的侧壁、沟槽204的底部、沟槽204暴露的导电结构104的上表面、导电结构104暴露的侧壁，并延伸覆盖在衬底102上。然后，刻蚀去除多余的扩散阻挡材料层，得到由覆盖在沟槽204的侧壁、沟槽204的底部、沟槽204暴露的导电结构104的上表面、导电结构104暴露的侧壁的剩余扩散阻挡材料层构成的扩散阻挡层208，其中，扩散阻挡层208未填满沟槽204。

S504，于扩散阻挡层的上表面形成导电层，所述导电层填满所述沟槽。

具体地，通过成膜工艺，在扩散阻挡层208的上表面形成填满沟槽204的导电层210。

在其中一个实施例中，沟槽204中的导电层210的上表面高于第一隔离介质层106的上表面(第一层间介质层202的上表面)，步骤S504之后还包括：

进行减薄处理，直至导电层210的上表面与第一隔离介质层106的上表面相齐平。例如，通过化学平坦化处理，去除位于第一隔离介质层106上表面以上部分的导电层210。

在其中一个实施例中，扩散阻挡层208至少包括氮化钛材料层、氮化钽材料层、氮化钨材料层中的一种，导电层210和/或导电结构104至少包括铜材料层、钨材料层、铝材料层中的一种。

在其中一个实施例中，层间介质层102和第一隔离介质层106均包括氧化硅材料层。

参见图11，为另一实施例中半导体结构的制备方法的流程示意图。参见图12，为一实施例中形成第二导电层结构后半导体结构的剖面示意图。

如图11、图12所示，在其中一个实施例中，半导体结构的制备方法还包括：

S602，于导电层结构上形成刻蚀阻挡层。

具体地，在导电层结构206上形成刻蚀阻挡层302，例如氮化硅层。在其中一个实施例中，刻蚀阻挡层302的下表面与导电层结构206的上表面相齐平。

S604，于刻蚀阻挡层上形成第二隔离介质层。

具体地，在刻蚀阻挡层302上形成第二隔离介质层304，例如氧化硅层。在其中一个实施例中，第二隔离介质层304的下表面与刻蚀阻挡层302的上表面相齐平。

S606，于第二隔离介质层中形成第二导电层结构。

在第二隔离介质层304中形成第二导电层结构306，第二导电层结构306的下表面的横向尺寸大于导电层结构206上表面的横向尺寸，即第二导电层结构306的下表面沿第一方向的长度大于导电层结构206的上表面沿第一方向的长度。

具体地，第一步，在第二隔离介质层304上形成第二光刻掩膜图案，第二光刻掩膜图案的开口在衬底102上的投影包围覆盖导电层结构210，且与导电层结构210的侧壁之间的距离为大于或等于第一预设值。第二步，以第二光刻掩膜图案为掩膜对第二隔离介质层304和刻蚀阻挡层302进行图形化处理，在第二隔离介质层中形成暴露出导电层结构206的上表面及部分侧壁的第二沟槽308，第二沟槽308的底部侧壁与导电层结构206的暴露侧壁之间的距离为第一预设值，第二沟槽308的底部与导电结构的上表面之间的距离为第二预设值。第三步，在第二沟槽308中填充形成第二导电层结构306，此时半导体结构的剖视图如图12(图12中示例性的第二沟槽308为倒梯形沟槽)。其中，形成第二导电层结构306的步骤及流程与导电层结构206类似，这里不做重复描述。

在其中一个实施例中，于第二导电层结构306上形成第N导电层结构，所述第N导电层结构的下表面的横向尺寸大于第N-1导电层结构的横向尺寸；即第N导电层结构的下表面在第一方向的长度大于第N-1导电层结构在第一方向的长度；其中，N大于或等于3。

在其中一个实施例中，本发明还提供了一种半导体结构，所述半导体结构包括：

导电层结构，所述导电层结构采用上述任一项所述的半导体结构的制备方法而得到。

本发明的半导体结构，通过在衬底上的隔离介质层中形成暴露出导电结构的上表面及部分侧壁的沟槽，然后在沟槽中填充形成导电层结构，其中，沟槽的侧壁与导电结构的侧壁之间的距离为第一预设值，沟槽的底部与导电结构的上表面之间的距离为第二预设值，使得导电层结构能够完全填充沟槽且与导电结构完全接触，同时增加了导电层结构和导电结构的接触面积，减小了接触电阻，同时导电层结构与导电结构之间的接触面为倒插塞型结构，增大了导电层结构与导电结构之间的接触稳固性。

应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。