电平转换电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种电平转换电路。

背景技术

多电源电压域技术广泛应用于片上系统(System on Chip,SoC)，系统中各模块根据其时序要求工作在适当的电源电压下。一般情况下，对于时序比较关键的模块通常工作在较高的电源电压下，以满足芯片的速度性能指标；对于时序要求不高的模块通常工作在较低的电源电压下，以降低芯片的功耗。

在应用了多电源电压域技术的芯片中，电平转换电路是一个重要的模块，它为不同电压域下工作的模块提供交互的途径，保证信号在各电压域之间的正确传输。当信号从高电压域转换到低电压域时，可以使用普通的缓冲器实现信号的跨电压域传输；当信号从低电压域转换到高电压域时，则需要较为复杂的电平转换电路。

传统的电平转换电路包括交叉耦合电平转换电路和基于电流镜的电平转换电路。如图1所示，在交叉耦合电平转换电路中，当输入信号A由低变高时，从输入信号A变化到输出信号Y变化共经过三个反相器(MP1/MN1、MP2/MN2、MP22/MN22)延时和MN12的导通延时；当输入信号A由高变低时，从输入信号A变化到输出信号Y变化共经过两个反相器(MP1/MN1、MP22/MN22)延时、MN11的导通延时和MP12的导通延时，由于反相器(MP2/MN2)的延时比MP12的导通延时小很多，导致输出信号的上升延时比下降延时快很多，造成电平转换电路的输出占空比不合理，制约了片上系统的整体性能。如图2所示，在基于电流镜的电平转换电路中，与交叉耦合电平转换电路相同，该电路的输入输出信号上升延时与下降延时严重失配，对高速信号的影响较大。此外，上述的两种电平转换电路中电平转换器上升延时与下降延时较大，电平转换电路的转换时间较长，不适用于高速高性能的片上芯片系统。所以很急需一种用于高速信号传输的电平转换电路。

发明内容

本发明提供一种电平转换电路，以解决现有电平转换电路的转换时间较长，制约系统性能的问题。

为解决上述技术问题，本发明提供了一种电平转换电路，包括第一放大器、第二放大器、第三放大器、第四放大器、第一反相器、第二反相器、正向输入信号、反向输入信号、正向输出信号、反向输出信号，所述第一放大器和所述第三放大器由第一电源供电，所述第二放大器、所述第四放大器、所述第一反相器和所述第二反相器由第二电源供电，所述第一电源的电压高于第二电源的电压；所述正向输入信号输入第一放大器的正输入端和所述第三放大器的负输入端，所述反向输入信号输入第一放大器的负输入端和所述第三放大器的正输入端，所述第一放大器的输出端连接至所述第二放大器的正输入端，所述第三放大器的输出端连接至所述第四放大器的正输入端，所述第二放大器的输出端连接至所述第四放大器的负输入端、所述第一反相器的输入端和所述第二反相器的输出端，所述第四放大器的输出端连接至所述第二放大器的负输入端、所述第一反相器的输出端和所述第二反相器的输入端，所述第一反相器的输出端输出所述反向输出信号，所述第二反相器的输出端输出所述正向输出信号。

优选地，所述第一放大器包括第一偏置电压信号节点、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管串接在第一偏置电压信号节点和第一电源之间，所述第二PMOS管、第一NMOS管串联在所述第一偏置电压信号节点和接地端之间，所述第三PMOS管、第二NMOS管串联在所述第一偏置电压信号节点和接地端之间。

优选地，所述第一PMOS管的源极连接所述第一电源，所述第二PMOS管的栅极接收所述正向输入信号，所述第三PMOS管的栅极接收所述反向输入信号，所述第一NMOS管的栅极和漏极短接，所述第二NMOS管的源极和所述第一NMOS管的源极相连于接地端，所述第一NMOS管的栅极连接第二NMOS管的栅极。

优选地，所述第二放大器包括第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管，所述第四PMOS管、第四NMOS管串联在第二电源和接地端之间，所述第五PMOS管、第五NMOS管串联在第二电源和接地端之间。

优选地，所述第四PMOS管的源极、第五PMOS管的源极相连于所述第二电源，所述第四PMOS管的栅极和漏极短接，所述第四NMOS管的源极、第五NMOS管的源极相连于接地端，所述第五NMOS管的漏极、第五PMOS管的漏极输出所述正向输出信号，所述第五PMOS管的栅极连接第四PMOS管的栅极。

优选地，所述第三放大器包括第二偏置电压信号节点、第七PMOS管、第八PMOS管、第九PMOS管、第七NMOS管、第八NMOS管，所述第九PMOS管、第八NMOS管串联在所述第一偏置电压信号节点和接地端之间，第八PMOS管、第七NMOS管串联在所述第一偏置电压信号节点和接地端之间；所述第七PMOS管的源极连接所述第二电源，所述第九PMOS管的栅极接收所述正向输入信号，所述第八PMOS管的栅极接收所述负向输入信号，所述第七NMOS管的栅极和漏极短接，所述第七NMOS管的源极和所述第八NMOS管的源极相连于接地端，所述第七NMOS管的栅极连接第八NMOS管的栅极。

优选地，所述第四放大器包括第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管，所述第四PMOS管、第四NMOS管串联在第二电源和接地端之间，所述第五PMOS管、第五NMOS管串联在第二电源和接地端之间；所述第十一PMOS管的源极、第十PMOS管的源极相连于所述第二电源，所述第十PMOS管的栅极和漏极短接，所述第十NMOS管的源极、第十一NMOS管的源极相连于接地端，所述第十一NMOS管的漏极、第十一PMOS管的漏极输出所述反向输出信号，所述第十一PMOS管的栅极连接第十PMOS管的栅极，所述第十一NMOS管的栅极连接第四NMOS管的栅极，所述第十NMOS管的栅极连接第五NMOS管的栅极。

优选地，所述第一反相器包括第六PMOS管和第六NMOS管，所述第二反相器包括第十二PMOS管和第十二NMOS管，所述第六PMOS管和第六NMOS管串联在第二电源和接地端之间，所述第十二PMOS管和第十二NMOS管串联在第二电源和接地端之间；所述第六PMOS管的源极、第十二PMOS管的源极连接第二电源，所述第六NMOS管的源极、第十二NMOS管的源极连接接地端，所述第六PMOS管的栅极、第六NMOS管的栅极、第十二PMOS管的漏极、第十二NMOS管的漏极输出正向输出信号，所述第六PMOS管的漏极、第六NMOS管的漏极、第十二PMOS管的栅极、第十二NMOS管的栅极输出反向输出信号。

优选地，所述电平转换电路进一步包括第三NMOS管和第九NMOS管，所述第三NMOS管的栅极连接第四NMOS管的栅极，第三NMOS管的栅极和漏极短接，第九NMOS管的源极接地；所述第九NMOS管的栅极连接第十NMOS管的栅极，第九NMOS管的栅极和漏极短接，第九NMOS管的源极接地。

优选地，所述第一放大器的增益Av1＝gmp3/gmn3，所述第二放大器的增益Av2＝gmn5*(rop5||ron5)，所述第三放大器的增益Av3＝gmp9/gmn9，所述第四放大器的增益约为Av4＝gmn11*(rop11||ron11)，其中gmp3、gmp9、gmn3、gmn5、gmn9、gmn11分别为所述第三PMOS管和第九PMOS管、第三NMOS管、第五NMOS管、第九NMOS管和第十一NMOS管的跨导，rop5、rop11、ron5、ron11分别为所述第五PMOS管和第十一PMOS管、第五NMOS管和第十一NMOS管的小信号电阻，两级放大器的电压增益Av＝Av1*Av2＝Av3*Av4＝gmp3*gmn5*(rop5||ron5)/gmn3。

与现有技术相比，本发明一种电平转换电路的有益效果为：

(1)本发明的电平转换电路将输入的低摆幅逻辑电平整形，使其跳变沿陡峭、分相均匀，并以VDD2满摆幅信号输出；

(2)本发明的电平转换电路完全对称，输出的互补时钟几乎不存在相位误差；

(3)本发明的电平转换电路采用两级放大器结构，提供较高的增益，减少电平转换的延迟；

(4)本发明的电平转换电路设计了二极管连接型的NMOS管，限制第一放大器A1和第三放大器A3的输出电压摆幅，保护第二放大器A2和第四放大器A4的输入端晶体管。

附图说明

图1是现有技术中交叉耦合电平转换电路；

图2是现有技术中基于电流镜的电平转换电路；

图3是本发明一种电平转换电路的整体结构图；

图4是本发明一种电平转换电路的基本电路图；

图5是本发明一种电平转换电路的实例1的瞬态仿真波形。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

请参阅图3，本发明一种电平转换电路的整体结构图中，包括第一放大器A1、第二放大器A2、第三放大器A3、第四放大器A4、第一反相器I1、第二反相器I2、正向输入信号INP、反向输入信号INN、正向输出信号OUTP、反向输出信号OUTN，所述第一放大器A1和所述第三放大器A3由第一电源VDD1供电，所述第二放大器A2、所述第四放大器A4、所述第一反相器I1和所述第二反相器I2由第二电源VDD2供电，所述第一电源VDD1的电压略高于第二电源VDD2的电压，第二电源VDD2的电压低于晶体管的栅极击穿电压。

所述正向输入信号INP输入第一放大器A1的正输入端和所述第三放大器A3的负输入端，所述反向输入信号INN输入第一放大器A1的负输入端和所述第三放大器A3的正输入端，所述第一放大器A1的输出端连接至第二放大器A2的正输入端，所述第三放大器A3的输出端连接至所述第四放大器A4的正输入端，所述第二放大器A2的输出端连接至所述第四放大器A4的负输入端、所述第一反相器I1的输入端和所述第二反相器I2的输出端，所述第四放大器A4的输出端连接至所述第二放大器A2的负输入端、所述第一反相器I1的输出端和所述第二反相器I2的输入端。所述第一反相器I1和所述第二反相器I2首尾相连，组成一个锁存器，所述第一反相器I1的输出端输出电平转换电路的所述反向输出信号OUTN，所述第二反相器I2的输出端输出电平转换电路的所述正向输出信号OUTP。

请参阅图4，本发明一种电平转换电路的基本电路图中，所述第一放大器A1包括三个PMOS管和两个NMOS管，三个PMOS管分别为第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，两个NMOS管分别为第一NMOS管MN1、第二NMOS管MN2。所述第一放大器A1还包括第一偏置电压信号节点，所述第一PMOS管MP1串接在第一偏置电压信号节点和第一电源VDD1之间，所述第二PMOS管MP2、第一NMOS管MN1串联在所述第一偏置电压信号节点和接地端之间，所述第三PMOS管MP3、第二NMOS管MN2串联在所述第一偏置电压信号节点和接地端之间。

所述第一PMOS管MP1的源极连接所述第一电源VDD1，所述第二PMOS管MP2的栅极接收所述正向输入信号INP，所述第三PMOS管MP3的栅极接收所述反向输入信号INN，所述第一NMOS管MN1的栅极和漏极短接，所述第二NMOS管MN2的源极和所述第一NMOS管MN1的源极相连于接地端，所述第一NMOS管MN1的栅极连接第二NMOS管MN2的栅极。

具体的，所述第一PMOS管MP1的源极连接所述第一电源VDD1，所述第一PMOS管MP1的栅极输入所述第一放大器A1的尾电流管栅极偏置电压信号，所述第一PMOS管MP1的漏极连接所述第二PMOS管MP2的源极、所述第三PMOS管MP3的源极，所述第二PMOS管MP2的栅极接收所述正向输入信号INP，所述第三PMOS管MP3的栅极接收所述反向输入信号INN，所述第二PMOS管MP2的漏极连接所述第一NMOS管MN1的漏极，所述第一NMOS管MN1的漏极和栅极短接，所述第一NMOS管MN1的源极和所述第二NMOS管MN2的源极相连于接地端，所述第二NMOS管MN2的栅极连接所述第一NMOS管MN1的栅极，所述第二NMOS管MN2的漏极连接所述第三PMOS管MP3的漏极。

所述第二放大器A2包括两个PMOS管和两个NMOS管，两个PMOS管分别为第四PMOS管MP4、第五PMOS管MP5，两个NMOS管分别为第四NMOS管MN4、第五NMOS管MN5。所述第四PMOS管MP4、第四NMOS管MN4串联在第二电源VDD2和接地端之间，所述第五PMOS管MP5、第五NMOS管MN5串联在第二电源VDD2和接地端之间。

所述第四PMOS管MP4的源极、第五PMOS管MP5的源极相连于所述第二电源VDD2，所述第四PMOS管MP4的栅极和漏极短接，所述第四NMOS管MN4的源极、第五NMOS管MN5的源极相连于接地端，所述第五NMOS管MN5的漏极、第五PMOS管的漏极输出所述正向输出信号OUTP，所述第五PMOS管MP5的栅极连接第四PMOS管MP4的栅极。

具体的，所述第四PMOS管MP4的源极、第五PMOS管MP5的源极相连于所述第二电源VDD2，所述第四PMOS管MP4的栅极和漏极短接，所述第四PMOS管MP4的栅极连接所述第五PMOS管MP5的栅极，所述第五PMOS管MP5的漏极输出所述正向输出信号OUTP，所述第四PMOS管MP4的漏极连接所述第四NMOS管MN4的漏极，所述第四NMOS管MN4的栅极连接所述第三PMOS管的漏极、所述第二NMOS管的漏极，所述第四NMOS管MN4的源极、所述第五NMOS管MN5的源极相连于接地端，所述第五NMOS管MN5的漏极连接所述第五PMOS管MP5的漏极，所述第五NMOS管MN5的漏极、所述第五PMOS管MP5的漏极输出所述正向输出信号OUTP。

所述第三放大器A3包括三个PMOS管和两个NMOS管，三个PMOS管分别为第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9，两个NMOS管分别为第七NMOS管MN7、第八NMOS管。所述第三放大器A3还包括第二偏置电压信号节点，所述第七PMOS管MP7串接在第二偏置电压信号节点和第一电源VDD1之间，所述第九PMOS管MP9、第八NMOS管MN8串联在所述第一偏置电压信号节点和接地端之间，第八PMOS管MP8、第七NMOS管MN7串联在所述第一偏置电压信号节点和接地端之间。

所述第七PMOS管MP7的源极连接所述第二电源VDD2，所述第九PMOS管MP9的栅极接收所述正向输入信号INP，所述第八PMOS管MP8的栅极接收所述负向输入信号INN，所述第七NMOS管MN7的栅极和漏极短接，所述第七NMOS管MN7的源极和所述第八NMOS管MN8的源极相连于接地端，所述第七NMOS管MN7的栅极连接第八NMOS管MN8的栅极。

具体的，所述第七PMOS管MP7的源极连接所述第一电源VDD1，所述第七PMOS管MP7的栅极输入所述第三放大器A3的尾电流管栅极偏置电压信号，所述第七PMOS管MP7的漏极连接所述第九PMOS管MP9的源极、所述第八PMOS管MP8的源极，所述第九PMOS管MP9的栅极接收所述正向输入信号INP，所述第八PMOS管MP8的栅极接收所述反向输入信号INN，所述第八PMOS管MP8的漏极连接所述第七NMOS管MN7的漏极，所述第七NMOS管MN7的漏极和栅极短接，所述第七NMOS管MN7的源极和所述第八NMOS管MN8的源极相连于接地端，所述第七NMOS管MN7的栅极连接所述第八NMOS管MN8的栅极，所述第八NMOS管MN8的漏极连接所述第九PMOS管MP9的漏极。

所述第四放大器A4包括两个PMOS管和两个NMOS管，两个PMOS管分别为第十PMOS管MP10、第十一PMOS管MP11，两个NMOS管分别为第十NMOS管MN10、第十一NMOS管MN11。所述第四PMOS管MN4、第四NMOS管MN4串联在第二电源VDD2和接地端之间，所述第五PMOS管MP5、第五NMOS管MN5串联在第二电源VDD2和接地端之间。

所述第十一PMOS管MP11的源极、第十PMOS管MP10的源极相连于所述第二电源VDD2，所述第十PMOS管MP10的栅极和漏极短接，所述第十NMOS管MN10的源极、第十一NMOS管MN11的源极相连于接地端，所述第十一NMOS管MN11的漏极、第十一PMOS管MP11的漏极输出所述反向输出信号OUTN，所述第十一PMOS管MP11的栅极连接第十PMOS管MP10的栅极，所述第十一NMOS管MN11的栅极连接第四NMOS管MN4的栅极，所述第十NMOS管MN10的栅极连接第五NMOS管MN5的栅极。

具体的，所述第十PMOS管MP10的源极、第十一PMOS管MP11的源极相连于所述第二电源VDD2，所述第十PMOS管MP10的栅极和漏极短接，所述第十PMOS管MP10的栅极连接所述第十一PMOS管MP11的栅极，所述第十一PMOS管MP11的漏极输出所述正向输出信号OUTP，所述第十PMOS管MP10的漏极连接所述第十NMOS管MN10的漏极，所述第十NMOS管MN10的源极、所述第十一NMOS管MN11的源极相连于接地端，所述第十NMOS管MN10的栅极连接所述第三放大器A3中第九PMOS管MP9的漏极、第八NMOS管MN8的漏极，所述第十一NMOS管MN11的漏极连接所述第十一PMOS管MP11的漏极，所述第十一NMOS管MN11的漏极、所述第十一PMOS管MP11的漏极输出所述正向输出信号OUTP，所述第十一NMOS管MN11的栅极连接所述第二放大器A2中第四NMOS管MN4的栅极，所述第十NMOS管MN10的栅极连接所述第二放大器A2中第五NMOS管MN5的栅极。

所述第一反相器I1包括第六PMOS管MP6和第六NMOS管MN6，所述第二反相器I2包括第十二PMOS管MP12和第十二NMOS管MN12。所述第六PMOS管MP6和第六NMOS管MN6串联在第二电源VDD2和接地端之间，所述第十二PMOS管MP12和第十二NMOS管MN12串联在第二电源VDD2和接地端之间；所述第六PMOS管MP6的源极、第十二PMOS管MP12的源极连接第二电源VDD2，所述第六NMOS管MN6的源极、第十二NMOS管MN12的源极连接接地端，所述第六PMOS管MP6的栅极、第六NMOS管MN6的栅极、第十二PMOS管MP12的漏极、第十二NMOS管MN12的漏极输出所述正向输出信号OUTP，所述第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第十二PMOS管MP12的栅极、第十二NMOS管MN12的栅极输出所述反向输出信号OUTN。

具体的，所述第六PMOS管MP6的源极、第十二PMOS管MP12的源极连接第二电源VDD2，所述第六PMOS管MP6的漏极连接所述第六NMOS管MN6的漏极，所述第六PMOS管MP6的栅极连接述第六NMOS管MN6的栅极，所述第六NMOS管MN6的源极、所述第十二NMOS管MN12的源极连接接地端，所述第十二NMOS管MN12的漏极连接所述第十二PMOS管MP12的漏极，所述第十二NMOS管MN12的源极连接所述第十二PMOS管MP12的源极，所述第六PMOS管MP6的栅极、第六NMOS管MN6的栅极、第十二PMOS管MP12的漏极、第十二NMOS管MN12的漏极输出所述正向输出信号OUTP，所述第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第十二PMOS管MP12的栅极、第十二NMOS管MN12的栅极输出所述反向输出信号OUTN。

所述电平转换电路进一步包括第三NMOS管MN3和第九NMOS管MN9，所述第三NMOS管MN3的栅极连接第四NMOS管MN4的栅极，所述第三NMOS管MN3的栅极和漏极短接，所述第三NMOS管MN3的漏极连接所述第三PMOS管MP3的漏极、所述第二NMOS管MN2的漏极，所述第三NMOS管MN3的源极接地；所述第九NMOS管MN9的栅极连接第十NMOS管MN10的栅极，所述第九NMOS管MN9的栅极和漏极短接，所述第九NMOS管MN9的栅极连接所述第九PMOS管MP9的漏极、第八NMOS管MN8的漏极，所述第九NMOS管MN9的源极接地。所述第三NMOS管MN3和所述第九NMOS管MN分别作为二极管连接型器件，限制所述第一放大器A1和所述第三放大器A3的输出电压摆幅。

在本发明中，所述正向输入信号INP连接第二PMOS管MP2和第九PMOS管MP9的栅极，所述反向输入信号INN连接第三PMOS管MP3和第八PMOS管MP8的栅极，VB为第一放大器A1和第三放大器A3的尾电流管栅极偏置电压信号，VB连接第一PMOS管MP1和第七PMOS管MP7的栅极，第五NMOS管MN5的漏极输出正向输出信号OUTP，第十一NMOS管MN11的漏极输出反向输出信号OUTN。所述第一电源VDD1的电压略高于第二电源VDD2的电压，第二电源VDD2的电压低于第一PMOS管MP1-第十二PMOS管MP12、第一NMOS管MN1-第十二NMOS管MN12的栅极击穿电压。

如果忽略晶体管的体效应，那么第一放大器A1的增益约为Av1＝gmp3/gmn3，第二放大器A2的增益约为Av2＝gmn5*(rop5||ron5)，第三放大器A3的增益约为Av3＝gmp9/gmn9，第四放大器A4的增益约为Av4＝gmn11*(rop11||ron11)，其中gmp3、gmp9、gmn3、gmn5、gmn9、gmn11分别为所述第三PMOS管MP3和第九PMOS管MP9、第三NMOS管MN3、第五NMOS管MN5、第九NMOS管MN9和第十一NMOS管MN11的跨导，rop5、rop11、ron5、ron11分别为所述第五PMOS管MP5和第十一PMOS管MP11、第五NMOS管MN5和第十一NMOS管MN11的小信号电阻。由于电平转换电路的结构完全对称，且对应晶体管的尺寸相同，两级放大器的电压增益可以表示为Av＝Av1*Av2＝Av3*Av4＝gmp3*gmn5*(rop5||ron5)/gmn3。

实例1：VDD1＝1.2V，VDD2＝1V，正向输入信号INP和反向输入信号INN为低摆幅的逻辑电平，高电平为0.5V，低电平为0V。当正向输入信号INP由低变高、反向输入信号INN由高变低时，第一放大器A1的输出电压升高，第三放大器A3的输出电压降低，由于VB为恒定的偏置电压，第一放大器A1和第三放大器A3的尾电流保持不变，可以通过改变第三NMOS管MN3和第九NMOS管MN9的尺寸，调整第一放大器A1和第三放大器A3的输出电压最大值，防止输出电压过高，击穿第四NMOS管MN4和第十NMOS管MN10的栅氧化层，本例中第一放大器A1和第三放大器A3的输出电压最大值为0.7V；随后第二放大器A2的输出电压升高，第四放大器A4的输出电压降低，交叉耦合连接的第一反相器I1和第二反相器I2构成的正反馈结构迅速将第二放大器A2和第四放大器A4的输出电压差放大，使得电平转换电路的正向输出信号OUTP为1V，反向输出信号OUTN为0V。当正向输入信号INP由高变低、反向输入信号INN由低变高时，电路中各节点电压信号的变化与上述情况相反，电平转换电路的正向输出信号OUTP为0V，反向输出信号OUTN为1V。

请参阅图5，实例1的瞬态仿真波形中，正向输入信号INP和反向输入信号INN的频率为200MHz，电平转换的延迟约300ps，仿真结果与实验原理基本吻合。

与现有技术相比，本发明一种电平转换电路的有益效果为：

(1)本发明的电平转换电路将输入的低摆幅逻辑电平整形，使其跳变沿陡峭、分相均匀，并以VDD2满摆幅信号输出；

(2)本发明的电平转换电路完全对称，输出的互补时钟几乎不存在相位误差；

(3)本发明的电平转换电路采用两级放大器结构，提供较高的增益，减少电平转换的延迟；

(4)本发明的电平转换电路设计了二极管连接型的NMOS管，限制第一放大器A1和第三放大器A3的输出电压摆幅，保护第二放大器A2和第四放大器A4的输入端晶体管。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的优选的实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。