用于信号线缓冲器定时控制的设备和方法

技术领域

本申请总体上涉及半导体装置。

背景技术

电子存储器在许多电子系统中用于存储信息，例如在如移动电话、平板计算机、计算机、服务器等电子系统以及包含处理器或需要存储信息的电子系统中。存储器可以通过如写入命令和读取命令等存储器命令来控制，所述存储器命令由存储器通过命令总线接收。要存储的信息可以使用写入命令写入存储器的存储器单元阵列并且在稍后的时间通过使用读取命令从存储器的存储器单元阵列读取信息来取得。

可以通过贯穿阵列延伸的多条信号线向存储器单元阵列提供信息并且从存储器单元阵列提供信息。信号线可以耦接到在信号线之上驱动信号(例如，数据信号)的缓冲器电路。为了维持正被写入存储器单元阵列或从存储器单元阵列读取的数据的完整性，应准确地控制缓冲器电路的激活和去激活，以避免无意地驱动可以从一种数据状态转换到另一种数据状态的不稳定数据信号。

发明内容

在一方面，本申请提供了一种设备，所述设备包括：多条信号线，所述多条信号线包含第一控制线和第二控制线并且进一步包含数据线；第一信号线缓冲器，所述第一信号线缓冲器包含耦接到所述多条信号线的第一驱动器电路，所述第一驱动器电路被配置成在所述数据线上驱动相应数据信号并且分别在所述第一控制线和所述第二控制线上驱动第一控制信号和第二控制信号；以及第二信号线缓冲器，所述第二信号线缓冲器包含耦接到所述多条信号线的第二驱动器电路，所述第二驱动器电路被配置成被激活以接收所述数据信号，其中所述第一控制信号和所述第二控制信号在不同时间到达所述第二信号线缓冲器，并且其中所述第二驱动器电路响应于作用第一控制信号和作用第二控制信号中的较晚控制信号而被激活并且响应于非作用第一控制信号和非作用第二控制信号中的较早控制信号而被去激活。

在另一方面，本申请提供了一种设备，所述设备包括：多条数据线，每条数据线被配置成提供相应数据信号；第一控制线和第二控制线，所述第一控制线和所述第二控制线被配置成分别提供第一控制信号和第二控制信号，所述第一控制线具有与所述第二控制线不同的传播延迟；第一驱动器电路，所述第一驱动器电路耦接到所述多条数据线以及所述第一控制线和所述第二控制线，所述第一驱动器电路被配置成驱动相应数据信号或相应控制信号；第二驱动器电路，所述第二驱动器电路耦接到所述多条数据线以及所述第一控制线和所述第二控制线，所述第二驱动器电路当由作用驱动器激活信号激活时被激活以接收所述相应数据信号，所述作用驱动器激活信号具有基于作用和非作用的第一控制信号和第二控制信号的定时的定时，其中由于所述第一控制线和所述第二控制线的不同传播延迟，所述第一控制信号和所述第二控制信号在不同时间到达所述第二信号线缓冲器。

在另一方面，本申请提供了一种方法，所述方法包括：在相应控制线之上同时驱动第一控制信号和第二控制信号；在多条数据线中的相应数据线之上同时驱动多个数据信号中的每个数据信号；以及响应于作用第一控制信号和作用第二控制信号中的较晚控制信号来接收所述多个数据信号并且响应于非作用第一控制信号和非作用第二控制信号中的较早控制信号来停止接收和驱动所述多个数据信号。

附图说明

图1是根据本公开的实施例的设备的框图。

图2是根据本公开的实施例的半导体装置的芯片布局图。

图3是根据本公开的实施例的阵列区域的布局的图。

图4是根据本公开的实施例的信号线缓冲器和信号线的图。

图5是根据本公开的实施例的在信号线缓冲器的驱动器电路的操作期间各种信号的定时图。

图6是根据本公开的实施例的信号线缓冲器的图和信号线的图。

图7是根据本公开的实施例的信号线缓冲器和信号线的图。

具体实施方式

本文阐述了某些细节以提供对本公开的实例的充分理解。然而，对于本领域技术人员而言将清楚的是，可以在没有这些特定细节的情况下实践本公开的实例。此外，本文所描述的本公开的特定实例不应被解释为将本公开的范围限制到这些特定实例。在其它情况下，未详细示出众所周知的电路、控制信号、定时方案和软件操作，以避免不必要地模糊本公开。另外，如“耦接(couples和coupled)”等术语意指两个组件可以直接地或间接地电耦接。间接耦接可以暗指两个组件通过一或多个中间组件耦接。

下文将参考附图详细解释本公开的各个实施例。以下详细描述参考了附图，附图通过说明的方式示出了本公开的具体方面和实施例。详细描述包含足够的细节以使本领域技术人员能够实践本公开的实施例。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气改变。本文所公开的各个实施例不一定是相互排他的，因为一些公开的实施例可以与一或多个其它公开的实施例组合以形成新的实施例。

图1是根据本公开的实施例的设备的框图。设备可以是半导体装置100并且将被这样指称。半导体装置100可以包含但不限于DRAM装置。在本公开的一些实施例中，半导体装置100可以是集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。

半导体装置100包含存储器阵列150。存储器阵列150示出为包含多个存储体。在图1的实施例中，存储器阵列150示出为包含n+1个存储体BANK0-BANKn。每个存储体包含多条字线WL、多条位线BL和/BL和布置在所述多条字线WL与所述多条位线BL和/BL的交叉点处的多个存储器单元MC。可以由行解码器140执行对字线WL的选择，并且可以由列解码器145执行对位线BL和/BL的选择。在图1的实施例中，行解码器140包含用于每个存储体的相应行解码器并且列解码器145包含用于每个存储体的相应列解码器。位线BL和/BL耦接到相应的读出放大器(SAMP)。来自位线BL或/BL的读取数据由读出放大器SAMP放大并且通过互补局部数据线(LIOT/B)、缓冲器电路和互补全局数据线(GIOT/B)传输到串行器/解串行器(SERDES)155。相反，写入数据通过互补全局数据线GIOT/B、缓冲器电路和互补局部数据线LIOT/B从串行器/解串行器155输出到读出放大器SAMP并且写入耦接到位线BL或/BL的存储器单元MC中。

SERDES电路系统155可以通过对写入数据进行解串行以及对高速读取数据进行串行来支持读取操作和写入操作。例如，在写入操作期间，SERDES电路系统155可以被配置成从输入/输出电路160接收串行化的写入数据并对写入数据进行解串行(例如，使其并行)以向存储器单元阵列150提供解串行的写入数据。另外，可以从存储器单元阵列150接收解串行的读取数据，并且SERDES电路系统155可以被配置成对读取数据进行串行以提供串行的读取数据，所述串行的读取数据可以提供到输入/输出电路160。

半导体装置100可以采用多个外部端子，所述多个外部端子包含耦接到命令和地址总线以接收命令和地址的命令和地址(CA)端子。外部端子可以进一步包含用于接收时钟CK_t和CK_c以及数据时钟WCK_t和WCK_c并且提供存取数据时钟RDQS_t和RDQS_c的时钟端子、数据端子DQ和DM以及用于接收电源电位VDD、VSS、VDDQ和VSSQ的电源端子。

为时钟端子供应提供到输入缓冲器120的外部时钟CK_t和CK_c。外部时钟可以是互补的。输入缓冲器120基于CK_t和CK_c时钟生成内部时钟ICLK。将ICLK时钟提供到命令解码器115和内部时钟发生器122。内部时钟发生器122基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可以用于对各种内部电路的操作进行定时。还将数据时钟WCK_t和WCK_c提供到外部时钟端子。将WCK_t和WCK_c时钟提供到数据时钟电路175，所述数据时钟电路基于WCK_t和WCK_c时钟生成内部数据时钟。将内部数据时钟提供到输入/输出电路160以对包含在输入/输出电路160中的电路的操作进行定时，例如提供到输出电路和/或输入接收器以对提供读取数据和/或接收写入数据进行定时。

可以为CA端子供应存储器地址。供应到CA端子的存储器地址通过命令/地址输入电路105传输到地址解码器112。地址解码器112接收地址并将经过解码的行地址XADD供应到行解码器140并且将经过解码的列地址YADD供应到列解码器145。还可以为CA端子供应命令。命令的实例包含用于存取存储器的存取命令，如用于执行读取操作的读取命令和用于执行写入操作的写入命令以及其它命令和操作。命令可以通过命令/地址输入电路105以内部命令信号的形式提供到命令解码器115。命令解码器115包含用于解码内部命令信号以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器115可以提供用于选择字线的行命令信号ACT和用于选择位线的列命令信号R/W。

当发出激活命令并且及时为行地址供应激活命令并且及时为列地址供应读取命令时，从存储器阵列150中的与行地址和列地址相对应的存储器单元中读取读取数据。读取命令由命令解码器115接收，所述命令解码器提供内部命令使得来自存储器阵列150的读取数据提供到串行器/解串行器155。读取数据通过输入/输出电路160从数据端子DQ输出到外部。从时钟端子外部提供RDQS_t和RDQS_c时钟，以用于对由输入/输出电路160提供读取数据进行定时。外部端子DQ包含若干个单独的端子，每个端子提供与RDQS_t和RDQS_c时钟的时钟边沿同步的数据位。

当发出激活命令并且及时为行地址供应激活命令并且及时为列地址供应写入命令时，将供应到DQ焊盘的写入数据与数据选通信号一起写入存储器阵列150中的与行地址和列地址相对应的存储器单元。可以将数据掩码提供到数据端子DM，以便当写入存储器时掩蔽数据的各部分。写入命令由命令解码器115接收，所述命令解码器提供内部命令使得写入数据由输入/输出电路160中的输入接收器接收。还可以向外部时钟端子提供WCK_t和WCK_c时钟以用于对由输入/输出电路160的输入接收器接收写入数据进行定时。写入数据通过输入/输出电路160供应到串行器/解串行器155并且供应到存储器阵列150以写入存储器单元MC中。如先前所描述的，数据端子DQ包含若干个单独的端子。参考写入操作，每个数据端子DQ同时接收与WCK_t和WCK_c时钟的时钟边沿同步的数据位。

为电源端子供应电源电位VDD和VSS。将电源电位VDD和VSS供应到内部电压发生器电路170。内部电压发生器电路170基于供应到电源端子的电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要在行解码器140中使用，内部电位VOD和VARY主要在存储器阵列150中包含的读出放大器SAMP中使用，并且内部电位VPERI在许多外围电路块中使用。

还为电源端子供应电源电位VDDQ和VSSQ。将电源电位VDDQ和VSSQ供应到输入/输出电路160。在本公开的实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS相同的电位。在本公开的另一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS不同的电位。供应到电源端子的电源电位VDDQ和VSSQ用于输入/输出电路160，使得由输入/输出电路160生成的电源噪声不会传播到其它电路块。

图2是根据本公开的实施例的半导体装置200的芯片布局图。在一些实施例中，半导体装置200可以包含图1所示的半导体装置100的至少一部分。

半导体装置200包含可以分成四个不同的阵列区域210(0)-210(3)的存储器阵列区域。阵列区域210中的每个阵列区域可以包含一或多个存储体并且还包含用于每个存储体的行解码器和列解码器。半导体装置200进一步包含外围区域230。数据缓冲器233、输入/输出电路和串行器/解串行器235以及数据端子237可以包含在外围区域230中。在本公开的一些实施例中，图1的半导体装置100的输入/输出电路160和串行器/解串行器155和/或数据端子DQ可以包含在半导体装置200的输入/输出电路和串行器/解串行器235和/或数据端子237中。

图2中示出了半导体装置200的信号线220的示例布置。信号线220跨阵列区域210延伸并且向阵列区域210提供数据并从所述阵列区域向数据缓冲器233提供数据。例如，在图2中，信号线220(0)跨阵列区域210(0)和210(1)延伸到数据缓冲器233(0)，并且信号线220(1)跨阵列区域210(2)和210(3)延伸到数据缓冲器233(1)。对于读取操作，将来自阵列区域210的数据在信号线220上提供到数据缓冲器233。数据从数据缓冲器233提供到串行器/解串行器和输入/输出电路235并且然后作为读取数据提供到数据端子237。对于写入操作，提供到数据端子的写入数据由输入/输出电路和串行器/解串行器235接收并且提供到数据缓冲器233。将写入数据在信号线220上从数据缓冲器233提供到阵列区域210以进行存储。

在本公开的一些实施例中，信号线220表示全局数据线。可以通过局部数据线将数据从阵列区域210提供到全局数据线，并且可以通过到局部数据线的全局数据线将数据提供到阵列区域210。

图3是根据本公开的实施例的阵列区域300的布局的图。在本公开的一些实施例中，阵列区域300包含在图2的半导体装置200中，例如包含在阵列区域210(0)-210(3)中的一或多个阵列区域中。

阵列区域300包含存储体310(0)-310(7)、行解码器(XDEC)320和列解码器(YDEC)330。行解码器320和列解码器330激活字线并且选择位线以对与存储器地址相对应的存储器定位进行存取。阵列区域300进一步包含由存储体310共享的数据放大器和错误校正电路340。数据放大器放大从存储体310接收的数据或要提供到所述存储体的数据，并且错误校正电路可以在存取操作期间生成错误校正码并校正数据。信号线缓冲器350也由存储体310共享，以将来自数据放大器和错误校正电路340的数据提供到信号线360(例如，读取操作)并且从信号线360接收数据以提供到数据放大器和错误校正电路340(例如，写入操作)。

信号线360耦接到信号线缓冲器350，所述信号线缓冲器可以从一组信号线接收数据并且将数据提供到另一组信号线。以此方式，可以通过信号线360和信号线缓冲器350跨阵列区域300提供数据。信号线360包含可以在其上提供数据的数据线。信号线360进一步包含可以在其上提供控制信号的控制线。信号线缓冲器350可以包含驱动器电路，所述驱动器电路通过信号线缓冲器将数据和控制信号从一组信号线驱动到另一组信号线。驱动器电路可以利用用于准确地将数据和控制信号从一组信号线提供到另一组信号线的定时来激活。在本公开的一些实施例中，信号线360中的控制线上提供的控制信号可以用于相应地控制对激活驱动器电路的定时。

图4是根据本公开的实施例的信号线缓冲器450和信号线460的图。在本公开的一些实施例中，信号线缓冲器450可以包含在信号线缓冲器350中和/或信号线460可以包含在图3的信号线360中。

信号线缓冲器450(0)和450(1)各自包含相应的驱动器电路455(0)和455(1)，并且信号线460耦接到驱动器电路455(0)和455(1)。信号线460包含在信号线缓冲器450(0)与450(1)之间在其上提供数据的数据线460(D)并且进一步包含在信号线缓冲器450(0)与450(1)之间在其上提供控制信号的控制线460(C1)和460(C2)。

数据线460(D)可以各自具有不同的传播延迟。因此，数据线460(D)中的每条数据线可以提供具有不同延迟的相应数据，其中一些数据线比其它数据线更晚或更早提供数据。参考数据线460(D)，当在信号线缓冲器450(0)与450(1)之间提供数据时，数据线460(D1)添加最大延迟，并且当在信号线缓冲器450(0)与450(1)之间提供数据时，数据线460(D2)添加最小延迟。换句话说，在数据线460(D1)上从信号线缓冲器450中的一个信号线缓冲器提供到信号线缓冲器450中的另一个信号线缓冲器的数据到达数据线460(D)中的最晚数据线，并且在数据线460(D2)上从信号线缓冲器450中的一个信号线缓冲器提供到信号线缓冲器450中的另一个信号线缓冲器的数据到达数据线460(D)中的最早数据线。考虑到数据从一个信号线缓冲器到达另一个信号线缓冲器的时间差，应当控制对激活驱动器电路的定时，以准确地将数据从一组数据线驱动到另一组数据线。

控制线460(C1)和460(C2)各自提供相应控制信号，所述相应控制信号可以用于控制对激活信号线缓冲器450中的一或多个信号线缓冲器的驱动器电路的定时。相应控制信号例如在不同时间在信号线缓冲器450处接收。例如，在本公开的一些实施例中，控制线460(C1)和460(C2)具有不同传播延迟。因此，控制线460(C1)和460(C2)各自提供具有不同延迟的相应控制信号，例如，控制线中的一条控制线提供具有大于另一条控制线上提供的控制信号的延迟的相应控制信号。

数据线460(D)以及控制线460(C1)和460(C2)的不同传播延迟可能是各种原因的结果。例如，信号线460(D)以及460(C1)和460(C2)中的每个信号线可以具有相应固有阻抗。如所已知的，较高的阻抗通常导致信号线的传播延迟较长。因此，较高阻抗信号线提供具有比较低阻抗信号线更大的延迟的信号(相反，较低阻抗信号线提供具有比较高阻抗信号线更小的延迟的信号)。

信号线的长度通常与阻抗有关，例如，较长的信号线具有比较短的信号线更高的阻抗。在本公开的实施例中，数据线460(D)具有范围从最长数据线(例如，数据线460(D1))到最短数据线(例如，数据线460(D2))的不同长度，并且控制线460(C1)比控制线460(C2)更长。

最长数据线460(D1)具有最高阻抗，并且最短数据线460(D2)具有最低阻抗。因此，数据线460(D1)具有比数据线460(D2)更长的传播延迟，并且数据线460(D1)上提供的数据在比数据线460(D2)上提供的数据更晚的时间到达(相反，数据线460(D2)上提供的数据比数据线460(D1)上提供的数据更早到达)。控制线460(C1)具有比控制线460(C2)更高的阻抗。因此，控制线460(C1)具有比控制线460(C2)更长的传播延迟，并且控制线460(C1)上提供的控制信号在比控制线460(C2)上提供的控制信号更晚的时间到达(相反，控制线460(D2)上提供的控制信号比控制线460(D1)上提供的控制信号更早到达)。

在本公开的一些实施例中，控制线中的第一控制线的传播延迟提供不小于具有最大传播延迟的数据线460(D)的信号延迟，并且控制线中的第二控制线的传播延迟提供不大于具有最短传播延迟的数据线460(D)的信号延迟。例如，在假设数据线460(D1)具有数据线460(D)的最大传播延迟并且数据线460(D2)具有数据线460(D)的最短传播延迟的情况下，在本公开的一些实施例中，控制线460(C1)可以具有不小于数据线460(D1)的传播延迟，并且控制线460(C2)可以具有不小于数据线460(D2)的传播延迟。

在本公开的一些实施例中，控制线中的第一控制线至少与数据线460(D)中的最长数据线一样长，并且控制线中的第二控制线至多与数据线460(D)中的最短数据线一样短。例如，在假设数据线460(D1)是数据线460(D)中的最长数据线并且数据线460(D2)是数据线460(D)中的最短数据线的情况下，在本公开的一些实施例中，控制线460(C1)可以至少与数据线460(D1)一样长并且控制线460(C2)可以至多与数据线460(D2)一样短。

在本公开的一些实施例中，控制线中的第一控制线提供至少与最慢数据信号一样慢的第一控制信号并且控制线中的第二控制线提供至少与最快数据信号一样快的第二控制信号。例如，在假设数据线460(D1)提供数据线460(D)中的最慢数据信号并且数据线460(D2)提供数据线460(D)中的最快数据信号的情况下，在本公开的一些实施例中，控制线460(C1)可以至少与数据线460(D1)提供数据信号一样慢地提供第一控制信号并且控制线460(C2)可以至少与数据线460(D2)提供数据信号一样快地提供第二控制信号。

先前实施例中的一或多个先前实施例可以一起包含在本公开的实施例中。例如，本公开的实施例可以包含：控制线中的第一控制线的传播延迟提供不小于具有最大传播延迟的信号线460(D)的信号延迟，并且控制线中的第二控制线的传播延迟提供不大于具有最短传播延迟的信号线460(D)的信号延迟；和/或控制线中的第一控制线至少与最长信号线460(D)一样长并且控制线中的第二控制线至多与最短信号线460(D)一样短；和/或控制线中的第一控制线提供至少与最慢数据信号一样慢的第一控制信号并且控制线中的第二控制线提供至少与最快数据信号一样快的第二控制信号。

在操作中，数据信号由第一信号线缓冲器的驱动器电路在数据线460(D)上提供并且第一控制信号和第二控制信号由第一信号线缓冲器在相应控制线460(C1)和460(C2)上提供。第二信号线缓冲器的驱动器电路接收数据，并且控制信号基于第一控制信号和第二控制信号而被激活，所述第一控制信号和第二控制信号在不同时间到达第二信号线缓冲器。

图5是根据本公开的实施例的在信号线缓冲器的驱动器电路的操作期间各种信号的定时图。在本公开的一些实施例中，图5的示例操作由图4的信号线缓冲器450的驱动器电路455执行。将参考图4的信号线缓冲器450和信号线460来描述图5。然而，信号线缓冲器450和信号线460的操作不限于图5的示例操作，并且图5的示例操作不限于信号线缓冲器450和信号线460。

在时间T0之前，数据由第一信号线缓冲器(例如，信号线缓冲器450(0))在数据线460(D)上提供，并且第一控制信号Control1和第二控制信号Control2分别由第一信号线缓冲器450(0)在控制线460(C1)和460(C2)上提供。通常，假设作用第一控制信号Control1和作用第二控制信号Control2(例如，作用高逻辑电平)以及数据由第一信号线缓冲器450(0)同时提供。在本公开的一些实施例中，第一控制信号Control1和第二控制信号Control2在相同持续时间内是作用的。

在时间T0在第二信号线缓冲器(例如，信号线缓冲器450(1))处接收作用第二控制信号Control2，并且稍后在时间T1接收作用第一控制信号Control1。在时间T0与T1之间，由第二信号线缓冲器450(1)在不同时间接收数据。控制信号Control1和Control2以及数据信号之间的定时差异可能是例如由数据线以及第一控制线和第二控制线引起的，所述数据线以及所述第一控制线和所述第二控制线在第一信号线缓冲器450(0)与第二信号线缓冲器450(1)之间具有不同传播延迟。

在时间T1，响应于接收作用第一控制信号Control1，第二信号线缓冲器450(1)的驱动器电路455(1)被激活以驱动数据以及控制信号Control1和Control2例如到另一组信号线上。在时间T2，在第二信号线缓冲器450(1)处接收非作用第二控制信号Control2，并且作为响应，第二信号线缓冲器450(1)的驱动器电路455(1)被去激活。在时间T3，非作用第一控制信号Control1由第二信号线缓冲器450(1)接收。然而，如先前所描述的，第二信号线缓冲器450(1)的驱动器电路455(1)已经由非作用第二控制信号Control2去激活。在T2与T3之间，由于相应信号线的不同传播延迟，数据可以在转换不同数据值并且在不同时间被接收。

如图5的示例操作所示，对激活驱动器电路455(1)的定时基于第一控制信号Control1和第二控制信号Control2。驱动器电路455(1)由作用第一控制信号和作用第二控制信号中的较晚控制信号激活并且由作用第一控制信号和作用第二控制信号中的较早控制信号去激活。驱动器电路455(1)由控制信号Control1和Control2利用用于防止早期激活和晚期去激活的定时来激活。因此，尽管数据到达第二信号线缓冲器450(1)的时间不同，但是驱动器电路455(1)是利用避免无意地驱动不稳定数据的定时来激活的。

图6是根据本公开的实施例的信号线缓冲器650的图和信号线660的图。在本公开的一些实施例中，信号线缓冲器650可以包含在信号线缓冲器350中和/或信号线660可以包含在图3的数据线360中。

信号线缓冲器650(0)和650(1)各自包含相应的驱动器电路655(0)和655(1)，并且信号线660耦接到驱动器电路655(0)和655(1)。信号线660包含在信号线缓冲器650(0)与650(1)之间在其上提供数据的数据线660(D)并且进一步包含在信号线缓冲器650(0)与650(1)之间在其上提供控制信号的控制线660(C1)和660(C2)。数据线660(D)类似于先前参考图4所描述的数据线460(D)，并且对数据线460(D)的先前描述也可以适用于数据线660(D)。

信号线缓冲器650(0)的驱动器电路655(0)包含信号驱动器657。对于数据信号和控制信号中的每个信号，包含相应信号驱动器657。例如，信号驱动器657(C1)驱动控制线660(C1)上的第一控制信号，并且信号驱动器657(C2)驱动控制线460(C2)上的第二控制信号；并且信号驱动器657(D1)至657(D2)驱动相应数据线660(D1)至660(D2)上的数据。在图6的实例中，信号驱动器657包含串联耦接的反相器电路。然而，在本公开的其它实施例中，其它电路可以可替代地或另外包含在信号驱动器657中。

信号线缓冲器650(1)的驱动器电路655(1)包含信号驱动器658。对于数据信号中的每个数据信号，包含相应信号驱动器658。例如，当被激活时，信号驱动器658(D1)至658(D2)接收相应数据线660(D1)至660(D2)上的数据并且驱动数据例如从数据线660(D)到另一组数据线。在图6的实例中，信号驱动器658包含串联耦接的与非逻辑门和反相器电路。来自相应数据线660(D)的数据被提供到与非逻辑门的第一输入。在本公开的其它实施例中，其它电路可以可替代地或另外包含在信号驱动器658中。

信号线缓冲器650(1)进一步包含驱动器控制逻辑659，所述驱动器控制逻辑从控制线660(C1)和660(C2)接收第一控制信号和第二控制信号并且向信号驱动器658提供基于第一控制信号和第二控制信号的驱动器激活信号。例如，驱动器激活信号被提供到信号驱动器658的与非逻辑门的第二输入。当驱动器激活信号作用时，信号驱动器658被激活并且驱动相应数据线660(D)上提供的数据。在图6的实例中，驱动器控制逻辑659包含串联耦接的与非逻辑门和反相器电路。然而，在本公开的其它实施例中，其它电路可以可替代地或另外包含在驱动器控制逻辑659中。

在操作中，驱动器电路655(0)的信号驱动器657将相应信号驱动到数据线660(D)中的相应数据线上。如先前所描述的，信号驱动器657(C1)和657(C2)分别提供第一控制信号和第二控制信号，并且信号驱动器657(D1)至657(D2)提供相应数据信号。信号驱动器657提供的信号通常具有相同定时。然而，由于不同数据线的不同传播延迟，相应数据信号在不同时间到达驱动器电路655(1)的信号驱动器658。当由驱动器控制逻辑659提供的作用驱动器激活信号激活时，信号驱动器658驱动相应数据信号。

在本公开的一些实施例中，控制线660(C1)的传播延迟可以与具有数据线的最长传播延迟的数据线(例如，数据线660(D1))的传播延迟相同或大于所述传播延迟，并且控制线660(C2)的传播延迟可以与具有数据线的最短传播延迟的数据线(例如，数据线660(D2))的传播延迟相同或小于所述传播延迟。在本公开的一些实施例中，具有最高信号路径阻抗的数据线具有最长传播延迟，并且具有最低信号路径阻抗的数据线具有最短传播延迟。

第一控制信号和第二控制信号在不同时间到达驱动器控制逻辑659。例如，即使第一控制信号和第二控制信号在信号驱动器657(C1)和657(C2)处同时变为作用，控制线660(C2)上提供的作用第二控制信号也在控制线660(C1)上提供的作用第一控制信号之前到达驱动器控制逻辑659(相反，作用第一控制信号比作用第二控制信号更晚到达驱动器控制逻辑659)。在本公开的一些实施例中，第一控制信号和第二控制信号在不同时间到达驱动器控制逻辑659，因为控制线660(C1)的传播延迟大于控制线660(C2)的传播延迟。尽管作用第二控制线到达驱动器控制逻辑659，但是驱动器激活信号保持非作用。因此，信号驱动器658保持去激活。当作用第一控制信号到达时，驱动器控制逻辑659提供作用驱动器激活信号。因此，信号驱动器658被激活，并且每个信号驱动器驱动相应数据信号(例如，到另一组数据线660)。

驱动器控制逻辑659继续提供作用驱动器激活信号，直到第一控制信号或第二控制信号变为非作用。在控制线660(C2)具有比控制线660(C1)更低的传播延迟的本公开的实施例中，即使第一控制信号和第二控制信号在信号驱动器657(C1)和657(C2)处同时变为非作用，非作用第二控制信号也将在非作用第一控制信号之前到达驱动器控制逻辑659。当非作用第二控制信号到达驱动器控制逻辑659时，驱动器激活信号变为非作用。因此，信号驱动器658被去激活，并且数据信号不再由相应信号驱动器658驱动。

如图6的示例操作所示，对激活信号驱动器658的定时基于第一控制信号和第二控制信号。信号驱动器658由作用第一控制信号和作用第二控制信号中的较晚控制信号激活并且由作用第一控制信号和作用第二控制信号中的较早控制信号去激活。信号驱动器由第一控制信号和第二控制信号利用用于防止早期激活和晚期去激活的定时来激活。因此，尽管数据到达驱动器电路655(1)的信号驱动器658的时间不同，但是信号驱动器658是利用避免无意地驱动不稳定数据的定时来激活的。

图7是根据本公开的实施例的信号线缓冲器750和信号线760的图。在本公开的一些实施例中，信号线缓冲器750可以包含在信号线缓冲器350中和/或信号线760可以包含在图3的信号线360中。

信号线缓冲器750(0)和750(1)各自包含相应的驱动器电路755(0)和755(1)，并且信号线760耦接到驱动器电路755(0)和755(1)。信号线760包含在信号线缓冲器750(0)与750(1)之间在其上提供数据的数据线760(D)并且进一步包含在信号线缓冲器750(0)与750(1)之间在其上提供控制信号的控制线760(C1)和760(C2)。

驱动器电路755(0)和755(1)可以类似于图4的实例的驱动器电路455(0)和455(1)，并且对驱动器电路455(0)和455(1)的先前描述可以适用于驱动器电路755(0)和755(1)。在本公开的一些实施例中，驱动器电路755(0)包含驱动器电路655(0)，并且驱动器电路755(1)包含图6的驱动器电路655(1)。

数据线760(D)类似于先前参考图4所描述的数据线460(D)，并且对数据线460(D)的先前描述也可以适用于数据线760(D)。然而，与数据线460(D)相比，与数据线460(D)耦接到驱动器电路455(1)不同地，数据线760(D)耦接到驱动器电路655(1)。例如，数据线760(D1)在位置P0(与数据线460(D1)耦接到驱动器电路455(0)相同的位置)处耦接到驱动器电路755(0)，但是数据线760(D1)在位置P7(与数据线460(D1)耦接到驱动器电路455(1)不同的位置)处耦接到驱动器电路755(1)。数据线460(D1)在位置P0处耦接到驱动器电路455(1)，而数据线760(D1)在位置P7处耦接到驱动器电路755(1)。另外，数据线760(D2)在位置P7(与数据线460(D2)耦接到驱动器电路455(0)相同的位置)处耦接到驱动器电路755(0)，但是数据线760(D2)在位置P0(与数据线460(D2)耦接到驱动器电路455(1)不同的位置)处耦接到驱动器电路755(1)。数据线460(D2)在位置P7处耦接到驱动器电路455(1)，而数据线760(D2)在位置P0处耦接到驱动器电路755(1)。数据线760(D1)与760(D2)之间的数据线还耦接到驱动器电路755(1)，这不同于数据线460(D1)与460(D2)之间的数据线耦接到驱动器电路455(1)。

控制线760(C1)和760(C2)具有不同的传播延迟。在本公开的一些实施例中，控制线中的一条控制线的传播延迟与具有最长传播延迟的数据线的传播延迟相同或大于所述传播延迟，并且控制线中的另一条控制线的传播延迟与具有最短传播延迟的数据线的传播延迟相同或小于所述传播延迟。在本公开的一些实施例中，控制线760(C1)在物理上比控制线760(C2)更长。在本公开的一些实施例中，控制线760(C1)的长度与具有最长长度的数据线相同或比所述数据线更长，并且控制线760(C2)的长度与具有最短长度的数据线相同或比所述数据线更短。

参考图4的实例，数据线460(D)中的每条数据线在对应位置(例如，P0-P0、P1-P1、P2-P2…P7-P7)处耦接到第一驱动器电路455(0)并且耦合到第二驱动器电路455(1)。然而，参考图7的实例，数据线760(D)中的每条数据线在非对应位置处耦接到第一驱动器电路755(0)并且耦合到第二驱动器电路755(1)。例如，在本公开的一些实施例中，数据线760(D)在相反位置(例如，P0-P7、P1-P6、P2-P5…P7-P0)处耦接到第一驱动器电路755(0)并且耦合到第二驱动器电路755(1)。

如参考图4-6所描述的数据线的布置以及相对于驱动器电路的耦接位置为电路和信号线提供了不同的布局选择，以适应集成电路(例如，存储器装置)的不同布局和设计。例如，先前所描述的布置中的一种布置可以更适合于使用两个或两个以上导电层和/或导电通孔的设计，而所述布置中的另一种布置可以更适合于使用一个导电层的设计。

根据前述内容，应了解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开的范围不应限于本文描述的任何具体实施例。