发光元件及其制造方法以及具有发光元件的显示设备

技术领域

本公开的各种实施方式涉及发光元件，并且更具体地，涉及超小型发光元件、制造该发光元件的方法以及包括该发光元件的显示设备。

背景技术

发光二极管(LED)即使在恶劣的环境条件下也可以具有相对令人满意的耐用性，并且在寿命和亮度方面具有优异的性能。近来，对将这种LED应用于各种显示设备的技术的研究已经变得明显地更加活跃。

作为这种研究的一部分，正在开发使用无机晶体结构(例如，通过生长基于氮化物的半导体而获得的结构)制造具有与从纳米级到微米级范围的尺寸相对应的小尺寸的LED的技术。

LED可以制造成足够小的尺寸以形成显示面板的像素等。在LED独立地生长在衬底上之后，生长的LED可以被分离并且用于制造显示面板。

发明内容

技术问题

本公开的各种实施方式涉及配置为防止相邻的发光元件聚集的发光元件、制造该发光元件的方法以及包括该发光元件的显示设备。

技术方案

根据本公开的一方面，发光元件可以包括：杆状的发射堆叠图案，包括第一导电半导体层、设置在第一导电半导体层上的有源层、以及设置在有源层上的第二导电半导体层；以及绝缘膜，配置为围绕发射堆叠图案的外表面，并且具有不均匀的厚度。

发射堆叠图案的外表面可以在形状上不同于绝缘膜的外表面。

发射堆叠图案可以具有通过在第一方向上依次堆叠第一导电半导体层、有源层和第二导电半导体层而形成的圆柱体的形状，并且绝缘膜的外表面可以具有椭圆形形状、多边形形状以及其中椭圆形形状和多边形形状混合的形状。

绝缘膜的外表面可以包括至少一个突起。

发射堆叠图案的外表面可以在形状上与绝缘膜的外表面相同。

发射堆叠图案的外表面和绝缘膜的外表面各自可以具有多边形形状。

根据本公开的一方面，制造发光元件的方法可以包括：提供衬底；在衬底上形成杆状的发射堆叠图案；形成围绕发射堆叠图案的外表面并且具有不均匀的厚度的绝缘膜；以及将被绝缘膜围绕的发射堆叠图案从衬底分离以形成发光元件。

形成绝缘膜可以包括：形成具有与发射堆叠图案的外表面具有相同形状的外表面的绝缘膜图案；以及通过去除绝缘膜图案的至少一部分来形成具有在形状上与发射堆叠图案的外表面不同的外表面的绝缘膜。

在形成绝缘膜时，该绝缘膜形成为具有外表面以围绕发射堆叠图案的圆柱形外表面，绝缘膜的外表面具有椭圆形形状、多边形形状或其中椭圆形形状和多边形形状混合的形状。

在形成绝缘膜时，绝缘膜的外表面可以包括至少一个突起。

形成发射堆叠图案可以包括：在衬底上形成发射堆叠部，该发射堆叠部通过依次形成第一导电半导体层、有源层和第二导电半导体层而形成；在发射堆叠部上形成多个第一微图案；以及通过沿着多个第一微图案刻蚀发射堆叠部并去除多个第一微图案来形成多个发射堆叠图案。

形成多个第一微图案可以包括：在发射堆叠部上形成多个第一树脂部；将第一树脂部设置成填充第一模具的多个第一凹槽；以及通过去除第一模具而在发射堆叠部上形成多个第一微图案。

形成绝缘膜可以包括：在发射堆叠图案和绝缘膜图案上形成多个第二微图案；以及通过沿着多个第二微图案刻蚀绝缘膜图案来形成绝缘膜。

形成多个第二微图案可以包括：在发射堆叠图案和围绕发射堆叠图案的外表面的绝缘膜图案上形成多个第二树脂部；使第二树脂部填充第二模具的多个第二凹槽；以及通过去除第二模具，在发射堆叠图案和围绕发射堆叠图案的外表面的绝缘膜图案上形成多个第二微图案。

第一模具的第一凹槽的形状可以不同于第二模具的第二凹槽的形状。

在形成绝缘膜时，绝缘膜可以形成为具有与发射堆叠图案的外表面相同的外表面。

发射堆叠图案和绝缘膜中的每个的外表面可以形成为具有多边形形状。

根据本公开的一方面，显示设备可以包括：衬底，包括显示区域和非显示区域；以及多个像素，设置在衬底的显示区域中，并且分别包括多个子像素，其中，子像素中的每个可以包括像素电路层和显示元件层，像素电路层包括至少一个晶体管，显示元件层包括发射光的单元发射区域，其中，显示元件层可以包括：至少一个发光元件，设置在衬底上并且配置为发射光；第一电极和第二电极，以预定距离彼此间隔开，并且发光元件插置于其间；第一接触电极，将第一电极和发光元件的第一端电联接；以及第二接触电极，将第二电极和发光元件的第二端电联接，以及其中，发光元件可以包括：发射堆叠图案，包括第一导电半导体层、设置在第一导电半导体层上的有源层、以及设置在有源层上的第二导电半导体层；以及绝缘膜，围绕发射堆叠图案的外表面，并且具有不均匀的厚度。

发射堆叠图案的外表面在形状上不同于绝缘膜的外表面。

有益效果

本公开的发光元件包括发射堆叠图案和绝缘膜，该绝缘膜围绕发射堆叠图案的外表面并且具有不均匀的厚度，从而防止相邻的发光元件聚集。

因此，能够防止包括本公开的发光元件的显示设备的发光特性的劣化。

附图说明

图1a是根据本公开的实施方式的发光元件的立体图。

图1b是沿着图1a的线I-I’截取的剖视图。

图1c是沿着图1a的线II-II’截取的剖视图。

图2a至图2d是根据本公开的另一实施方式的发光元件的立体图。

图3a至图3c是根据本公开的又一实施方式的发光元件的立体图。

图4a至图4o是示出制造图1a的发光元件的方法的剖视图。

图5a是图4d中所示的第一模具的立体图。

图5b是当从下方观察时图5a的第一模具的平面图。

图6a是图4k中所示的第二模具的立体图。

图6b是当从下方观察时图6a的第二模具的平面图。

图7a至图7g是示出图6b中所示的第二凹槽的各种形状的图。

图8a和图8b是根据本公开的另一实施方式的发光元件的立体图。

图9是示出根据本公开的实施方式的显示设备的示意性平面图，其中，该显示设备使用图1a中所示的发光元件作为发光源。

图10a至图10c是示出图9的显示设备的单元发射区域的各种实施方式的电路图。

图11是示意性地示出包括在图9中所示的像素中的一个像素中的第一子像素至第三子像素的平面图。

图12a是沿着图11的线III-III’截取的剖视图。

图12b是沿着图11的线IV-IV’截取的剖视图。

图13a和图13b是沿着图11的线IV-IV’截取的、包括根据本公开的另一实施方式的发光元件的剖视图。

具体实施方式

相同的组件将由相同的参考标号指代。此外，应注意，仅为了描述方便和清楚，附图可以在组件的厚度、比例和尺寸方面被夸大。术语“和/或”包括相关联的所列项目中的一个或多个的任何组合和全部组合。

将理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，以下讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。在本公开中，除非上下文另外清楚地指示，单数形式旨在也包括复数形式。

此外，本文中使用术语“之下”、“下方”、“上方”、“上部”等用于解释附图中所示的一个或多个组件之间的关系。这些术语可以是描述组件在附图中的位置的相对术语，但是组件的位置不限于此。

还将理解，当在本说明书中使用时，术语“包括(comprise)”、“包括(include)”、“具有(have)”等说明所述特征、整体、步骤、操作、元件、组件和/或它们的组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合的存在或添加。

图1a是当从上方观察时根据本公开的实施方式的发光元件的立体图。图1b是沿着图1a的线I-I’截取的剖视图，以及图1c是沿着图1a的线II-II’截取的剖视图。

如图1a、图1b和图1c中所示，根据本公开的实施方式的发光元件LD包括发射堆叠图案10和覆盖发射堆叠图案10的外表面10a的绝缘膜14。这里，发射堆叠图案10可以形成为圆柱形形状，并且绝缘膜14在厚度上不均匀。为此，发射堆叠图案10的外表面10a的形状可以不同于绝缘膜14的外表面14a的形状。

发射堆叠图案10可以包括第一导电半导体层11、有源层12和第二导电半导体层13。发射堆叠图案10可以包括通过在发光元件LD的纵向方向L上依次堆叠第一导电半导体层11、有源层12和第二导电半导体层13而形成的堆叠结构。包括上述发射堆叠图案10的发光元件LD可以以在一个方向上延伸的杆的形状设置。杆形形状包括在纵向方向L上延伸的杆状形状或棒状形状(即，具有大于1的纵横比)。

发射堆叠图案10可以具有通过在发光元件LD的纵向方向L上依次堆叠第一导电半导体层11、有源层12和第二导电半导体层13而形成的杆形形状，并且可以具有相对于有源层12的第一端和第二端。第一导电半导体层11或第二导电半导体层13中的一个可以设置在发射堆叠图案10的第一端上，而剩余的一个可以设置在发射堆叠图案10的第二端上。

发光元件LD可以具有与从纳米级到微米级范围的尺寸相对应的小尺寸，例如，从纳米级到微米级范围的直径和/或长度。然而，在本公开中，发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据各种设备(例如，采用使用发光元件LD的发光设备作为光源的显示设备)的设计条件以各种方式改变。

第一导电半导体层11可以包括例如至少一个n型半导体层。例如，第一导电半导体层11可以包括n型半导体层，该n型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任一种半导体材料，并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂。然而，形成第一导电半导体层11的材料不限于此，并且第一导电半导体层11可以由各种其它材料形成。

有源层12可以以单量子阱结构或多量子阱结构形成。尽管在附图中未示出，但是掺杂有导电掺杂剂的包覆层(未示出)还可以形成在有源层12上和/或有源层12之下。例如，包覆层可以由AlGaN层或InAlGaN层形成。可以使用诸如AlGaN或InAlGaN的材料来形成有源层12，并且可以使用各种其它材料来形成有源层12。

第二导电半导体层13可以包括与第一导电半导体层11的类型不同的类型的半导体层。例如，第二导电半导体层13可以包括至少一个p型半导体层。例如，第二导电半导体层13可以包括p型半导体层，该p型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且掺杂有诸如Mg的第二导电掺杂剂。然而，形成第二导电半导体层13的材料不限于此，并且第二导电半导体层13可以由各种其它材料形成。

电极层15还可以设置在发射堆叠图案10的第一端上。在附图中，电极15设置在第二导电半导体层13上。在以下实施方式中，包括第一导电半导体层11、有源层12、第二导电层13和电极层15的堆叠结构被称为发射堆叠图案10。

电极层15可以是电联接至第二导电半导体层13的欧姆接触电极，但本公开不限于此。电极层15可以由透明材料或不透明材料制成。为此，电极层15可以单独使用或组合使用诸如Cr、Ti、Al、Au或Ni的金属材料或诸如ITO、IZO或ITZO的透明导电氧化物。

如果预定电压施加至发射堆叠图案10的两端，则在电子与空穴在有源层12中复合的同时，发射堆叠图案10发射光。利用该原理，发射堆叠图案10可以用作显示设备的光源。

由于发射堆叠图案10具有圆柱形形状，因此发射堆叠图案10的外表面10a可以为圆形。在这种情况下，第一导电半导体层11、有源层12，第二导电半导体层13和电极层15各自具有圆柱形形状。此外，尽管在附图中未示出，但是发射堆叠图案10可以具有椭圆柱的形状或多边形柱的形状。在这种情况下，第一导电半导体层11、有源层12、第二导电半导体层13和电极层15各自可以具有椭圆柱的形状或多边形柱的形状。

发射堆叠图案10可以由绝缘膜14覆盖。绝缘膜14防止有源层12与除了第一导电半导体层11和第二导电半导体层13之外的导电材料接触，并且同时最小化发射堆叠图案10的表面缺陷。绝缘膜14可以包括具有绝缘性质的各种材料，例如，包括从由SiO

在附图中，绝缘膜14完全覆盖发射堆叠图案10的外表面10a。然而，绝缘膜14可以仅覆盖发射堆叠图案10的一部分。在这种情况下，绝缘膜14可以完全覆盖有源层12，并且可以暴露第一导电半导体层11、第二导电半导体层13和电极层15的部分。

如此，包括发射堆叠图案10和绝缘膜14的发光元件LD是具有与纳米级相对应的非常小的尺寸的超小型发光元件LD。为了使用发光元件LD作为显示设备的光源，发光元件LD可以分别布置在显示设备的像素中。例如，其中分散有发光元件LD的溶液可以施加至每个像素区域，以使用发光元件LD作为显示设备的光源。

然而，由于发光元件LD非常小，因此它们可以设置成在像素内彼此相邻或者聚集。在这种情况下，相邻的发光元件LD可能彼此接触，使得相邻的发光元件LD的绝缘膜14可能彼此接触。此外，绝缘膜14的其中发光元件LD彼此接触的部分可能被去除，从而引起短路。

因此，根据本公开的实施方式的发光元件包括具有在形状上与发射堆叠图案10的外表面10a不同的外表面14a的绝缘膜14，使得绝缘膜14的厚度可以不均匀。

详细地，圆柱形的发射堆叠图案10的截面，即，发射堆叠图案10的外表面10a，可以为圆形，但是绝缘膜14的外表面14a可以为椭圆形。因此，绝缘膜14在厚度上不均匀，并且可以包括相对厚的第一厚度T1和相对薄的第二厚度T2。

另一方面，在本公开的发光元件中，绝缘膜14的厚度是不均匀的。因此，即使发光元件LD聚集或设置成彼此相邻，彼此相邻的发光元件LD的发射堆叠图案10通过具有不均匀厚度的绝缘膜14确保它们之间具有足够的距离，从而防止相邻的发光元件LD聚集。此外，即使从其中发光元件LD彼此相邻的部分去除绝缘膜14的一部分，绝缘膜14的厚度也变化，从而防止发射堆叠图案10暴露于外部。

在下文中，将参考附图描述根据本公开的另一实施方式的发光元件。

图2a至图2d是根据本公开的另一实施方式的发光元件的立体图。

如图2a、图2b、图2c和图2d中所示，根据本公开的另一实施方式的发光元件可以具有多边形形状，其中围绕具有圆柱形形状的发射堆叠图案10的外表面10a的绝缘膜14的外表面14a被三条或更多条线段围绕。在这种情况下，绝缘膜14在厚度上不均匀，并且可以包括相对厚的第一厚度T1和相对薄的第二厚度T2。

图3a至图3c是根据本公开的又一实施方式的发光元件的立体图。

在根据本公开的又一实施方式的发光元件中，绝缘膜14的外表面14a可以包括至少一个突起14a_2。因此，即使发光元件LD(图1a)设置成彼此相邻，也可以通过突起14a_2确保相邻的发光元件LD(图1a)之间具有足够的距离。即使在其中发光元件LD(图1a)彼此相邻的部分中突起14a_2被损坏，也能够有效地防止发射堆叠图案10暴露于外部。

详细地，如图3a中所示，绝缘膜14的外表面14a可以包括突起14a_2，并且绝缘膜14的外表面14a的除了突起14a_2之外的剩余区域14a_1可以具有与发射堆叠图案10的外表面10a相同的形状。在这种情况下，绝缘膜14的与突起14a_2相对应的部分的厚度最厚。换言之，当绝缘膜14的外表面14a包括突起14a_2时，绝缘膜14的相对厚的第一厚度T1与相对薄的第二厚度T2之间的差较大，从而有效地防止相邻的发光元件LD聚集。此外，如图3b中所示，绝缘膜14的外表面14a的除了突起14a_2之外的剩余区域14a_1也可以与发射堆叠图案10的外表面10a不同。

突起14a_2用于确保彼此相邻的发光元件LD(图1a)中的发射堆叠图案10之间具有足够的距离。当绝缘膜14的外表面14a包括至少两个突起14a_2时，可以可靠地确保发光元件LD(参见图1a)之间的距离。例如，如图3c中所示，当绝缘膜14的外表面14a包括四个突起14a_2时，能够可靠地确保发光元件LD(图1a)之间的距离。这里，突起14a_2的宽度或长度可以容易地改变。

在下文中，将参考附图详细描述根据本公开的实施方式的制造发光元件的方法。

图4a至图4o是示出制造图1a的发光元件的方法的剖视图。

如图4a中所示，制备衬底1，并且在衬底1上形成牺牲层3。衬底1可以是GaAs衬底、GaP衬底或InP衬底。衬底1可以是用于外延生长的晶圆。例如，衬底1可以包括在表面上具有GaAs层的ZnO衬底。此外，还可以应用在表面上具有GaAs层的Ge衬底和在Si晶圆上具有GaAs层的Si衬底，它们之间插置有缓冲层。

通过已知制造方法制造的市售单晶衬底可以用作衬底1。当满足用于制造发光元件LD(图1a)的选择比且顺利地执行外延生长时，衬底1的材料不限于此。在以下实施方式中，衬底1被描述为由GaAs制成的GaAs衬底。

优选地，衬底1的待外延生长的表面是平坦的。衬底1的尺寸和直径可以根据衬底1所应用的产品而变化，并且可以以能够减少由于外延生长而由堆叠结构引起的弯曲的形式制造。衬底1的形状不限于圆形形状，并且可以具有诸如矩形的多边形形状。

牺牲层3可以通过MOCVD方法、MBE方法、VPE方法、LPE方法等形成在衬底1上。牺牲层3可以由GaAs、AlAs或AlGaAs形成。在以下实施方式中，牺牲层3被描述为由GaAs制成。

衬底1和牺牲层3可以设置成彼此接触。在制造发光元件LD(图1a)的工艺中，牺牲层3可以位于发光元件LD与衬底1之间，以将发光元件LD(图1a)与衬底1物理分离。

牺牲层3可以具有各种结构，即单层结构或多层结构。牺牲层3可以是在形成发光元件LD(图1a)的最终制造工艺中去除的层。当去除牺牲层3时，可以在牺牲层3上方和牺牲层3之下执行层间分离。

参考图4b，在牺牲层3上形成发射堆叠结构10’。可以通过在牺牲层3上形成第一导电半导体层11的步骤、在第一导电半导体层11上形成有源层12的步骤、在有源层12上形成第二导电半导体层13的步骤、以及在第二导电半导体层13上形成电极层15的步骤来形成发射堆叠结构10’。

类似于牺牲层3，第一导电半导体层11可以通过外延生长形成，并且通过MOCVD方法、MBE方法、VPE方法、LPE方法等形成。在实施方式中，用于改善结晶度的附加半导体层(诸如缓冲层和未掺杂半导体层)还可以形成在第一导电半导体层11与牺牲层3之间。

第一导电半导体层11可以包括由III族(Ga、Al、In)-V族(P、As)组成的半导体材料，并且可以包括掺杂有诸如Si、Ge或Sn的第一导电掺杂剂的半导体层。例如，第一导电半导体层11可以包括掺杂有Si的GaP、GaAs、GaInP和AlGaInP中的至少一种半导体材料。换言之，第一导电半导体层11可以包括至少一个n型半导体层。形成第一导电半导体层11的材料不限于此，并且第一导电半导体层11可以由各种其它材料形成。

有源层12是其中电子和空穴复合的区域。由于电子和空穴复合，因此有源层可以转移至低能级并且发射具有与其相对应的波长的光。

有源层12可以形成在第一导电半导体层11上，并且具有单量子阱结构或多量子阱结构。有源层12的位置可以根据发光元件LD的类型以各种方式改变。

有源层12可以包括GaInP、AlGaInP、GaAs、AlGaAs、InGaAs、InGaAsP、InP和InAs中的至少一种。有源层12可以发射具有400nm至900nm的波长的光。有源层12可以使用双异质结构。在实施方式中，掺杂有导电掺杂剂的包覆层(未示出)还可以形成在有源层12的上表面和/或下表面上。

第二导电半导体层13可以包括与第一导电半导体层11的类型不同的类型的半导体层。第二导电半导体层13可以包括由III族(Ga、Al、In)-V族(P、As)组成的半导体材料，并且可以包括掺杂有诸如Mg的第二导电掺杂剂的半导体层。例如，第二导电半导体层13可以包括掺杂有Mg的GaP、GaAs、GaInP和AlGaInP中的至少一种半导体材料。换言之，第二导电半导体层13可以包括p型半导体层。然而，形成第二导电半导体层13的材料不限于此。

电极层15形成在第二导电半导体层13上。电极层15可以包括金属或金属氧化物。例如，电极层15可以单独使用或组合使用Cr、Ti、Al、Au、Ni、ITO、IZO、ITZO、氧化物或其合金。在本公开的实施方式中，电极层15可以由诸如氧化铟锡ITO的透明金属氧化物制成，以便最小化从有源层12产生并发射到发光元件LD(图1a)的外部的光的损失，并且改善对第二导电半导体层13的电流传播效果，但不限于此。

在衬底1上依次堆叠的第一导电半导体层11、有源层12、第二导电半导体层13和电极层15可以形成发射堆叠结构10’。然而，可以不形成电极层15。在这种情况下，第一导电半导体层11、有源层12和第二导电半导体层13可以形成发射堆叠结构10’。

如图4c中所示，向发射堆叠结构10’施加第一树脂部R1。第一树脂部R1可以以点的形式施加至发射堆叠结构10’。第一树脂部R1可以包括光固化材料。如图4d中所示，将包括多个第一凹槽H1的第一模具M1连接至发射堆叠结构10’的上表面。这里，第一模具M1是软模具，并且可以使用辊层压工艺使第一模具M1的多个第一凹槽H1与发射堆叠结构10’紧密接触。当第一模具M1包括透明材料并且随后执行诸如UV固化的工艺以固化第一树脂部R1时，UV可以穿过透明的第一模具M1以固化第一树脂部R1。

在下文中，将参考附图详细描述第一模具。

图5a是图4d中所示的第一模具M1的立体图，以及图5b是当从下方观察时图5a的第一模具M1的平面图。

如图5a和图5b中所示，第一模具M1包括形成在其表面上的多个第一凹槽H1。这里，第一凹槽H1填充有形成在发射堆叠结构10’(图4d)上的第一树脂部R1(图4c)，从而以第一凹槽H1的形状形成第一树脂部R1(图4c)。

在本公开的实施方式中，以第一凹槽H1的形状形成的第一树脂部R1(图4c)用作用于将发射堆叠结构10’(图4d)图案化的掩膜。如图1a中所示，为了以圆柱形形状形成发射堆叠图案10(图1a)，第一凹槽H1可以是圆形的。这里，可以通过调整第一凹槽H1的宽度W1，以从纳米级到微米级的尺寸形成发射堆叠图案10(图1a)。尽管在附图中未示出，但是第一凹槽H1可以具有多边形形状，以便以多边形柱的形状形成发射堆叠图案10(图1a)。

返回图4d，如果第一模具M1与发射堆叠结构10’的上表面接触，则第一树脂部R1可以填充第一凹槽H1。此外，使用UV等固化第一树脂部R1，并且第一树脂部R1填充在第一凹槽H1中。同时，当第一树脂部R1包括热固化材料时，第一树脂部R1可以通过加热固化。

此外，如图4e中所示，可以将第一模具M1与发射堆叠结构10’分离，并且如图4f中所示，可以在发射堆叠结构10’上形成多个第一微图案MP1。每个第一微图案MP1的边缘沿着第一凹槽H1的形状是圆形的，并且每个第一微图案MP1也具有与第一凹槽H1相同的宽度W1。

随后，如图4g中所示，可以使用第一微图案MP1作为掩膜在竖直方向上刻蚀发射堆叠结构10’(图4F)，以形成多个发射堆叠图案10。

详细地，可以刻蚀由第一微图案MP1暴露的区域中的电极层15、第二导电半导体层13、有源层12和第一导电半导体层11，以形成多个发射堆叠图案10。

初级刻蚀可以使用干法刻蚀方法，诸如RIE(反应离子刻蚀)、RIBE(反应离子束刻蚀)或ICP-RIE(电感耦合等离子体反应离子刻蚀、电感耦合等离子体反应离子刻蚀)。与湿法刻蚀方法不同，干法刻蚀方法允许各向异性刻蚀以适于形成发射堆叠图案10。然而，刻蚀方法可以以各种方式改变，而不限于此。

随后，如图4h中所示，形成围绕包括第一微图案MP1的发射堆叠图案10的外表面的绝缘膜图案14P。在附图中，绝缘膜图案14P完全围绕发射堆叠图案10的外表面。然而，如上所述，绝缘膜图案14P可以形成为暴露发射堆叠图案10的一部分。这里，绝缘膜图案14P的外表面也可以是圆形的，以围绕圆柱形的发射堆叠图案10的圆形外表面。换言之，发射堆叠图案10的外表面的形状与绝缘膜图案14P的外表面的形状相同。

绝缘膜图案14P可以包括具有绝缘性质的各种材料，例如，包括从由SiO

如图4i中所示，通过去除保留在每个发射堆叠图案10的上表面上的第一微图案MP1来暴露每个发射堆叠图案10的电极层15。

随后，如图4j中所示，向发射堆叠图案10施加第二树脂部R2。第二树脂部R2可以以点的形式施加至每个发射堆叠图案10。第二树脂部R2还可以包括如在第一树脂部R1(图4k)中的光固化材料。随后，如图4k中所示，使具有多个第二凹槽H2的第二模具M2与发射堆叠图案10的上表面接触。这里，第二模具M2是软模具，并且可以使用辊层压工艺使第二模具M2的多个第二凹槽H2与发射堆叠图案10紧密接触。具体地，当第二模具M2还包括透明材料并且随后执行诸如UV固化的工艺以固化第二树脂部R2时，UV可以穿过透明的第二模具M2以固化第二树脂部R2。

在下文中，将参考附图详细描述第二模具。

图6a是图4k中所示的第二模具M2的立体图，以及图6b是当从下方观察时图6a的第二模具M2的平面图。此外，图7a至图7g是示出图6b中所示的第二凹槽的各种形状的图。

如图6a和图6b中所示，第二模具M2包括形成在其表面上的多个第二凹槽H2。这里，第二凹槽H2用于去除围绕发射堆叠图案10的外表面的绝缘膜图案14P(图4k)的一部分。因此，优选地，第二凹槽H2的宽度W2大于图5a和图5b的第一模具M1的第一凹槽H1的宽度W1。

此外，如图1a中所示，第二凹槽H2可以具有椭圆形形状，以将绝缘膜14(图1a)的外表面形成为椭圆形形状。如图2a至图2d以及图3a至图3c中所示，第二凹槽H2可以具有图7a至图7g的各种形状，以形成具有各种外表面的绝缘膜14。因此，如果采用包括具有如图7a至图7g中所示的椭圆形形状、多边形形状、椭圆形和多边形的混合形状或者具有突起的形状的第二凹槽H2的第二模具M2，则可以形成具有与第二凹槽H2相同形状的第二微图案MP2。

返回图4k，如果第二模具M2压靠发射堆叠图案10的上表面，则第二树脂部R2可以填充第二模具M2的第二凹槽H2。此外，使用UV等固化第二树脂部R2，并且第二树脂部R2填充在第二凹槽H2中。

此外，如图4l中所示，可以将第二模具M2与发射堆叠图案10分离，以在发射堆叠图案10上形成多个第二微图案MP2。这里，第二微图案MP2中的每个具有大于图4f的第一微图案MP1的宽度W1的宽度W2，使得第二微图案MP2可以设置在围绕发射堆叠图案10的外表面的绝缘膜图案14P上。

随后，如图4m中所示，可以使用第二微图案MP2作为掩膜来竖直地刻蚀围绕每个发射堆叠图案10的外表面的绝缘膜图案14P，以形成绝缘膜14。因此，绝缘膜14具有其中绝缘膜图案14P的至少一部分被去除的结构，并且绝缘膜14可以包括具有比绝缘膜图案14P的厚度更薄的厚度的区域。

详细地，如图4l中所示，绝缘膜图案14P的外表面与发射堆叠图案10的外表面中的一样是圆形的，并且绝缘膜14的外表面14a是与图1a的发射堆叠图案10的外表面10a不同的椭圆形外表面14a。

此外，如图4n中所示，可以去除第二微图案MP2，以形成包括被绝缘膜14围绕的发射堆叠图案10的发光元件LD。

随后，如图4o中所示，将发光元件LD与衬底1分离。例如，可以使用化学剥离(CLO)方法将发光元件LD与衬底1分离。例如，可以去除牺牲层3以将发光元件LD与衬底1分离。

换言之，根据本公开的实施方式的制造发光元件的方法可以使用第一微图案形成发射堆叠图案10，并且可以通过使用不同于第一微图案的第二微图案选择性地去除围绕发射堆叠图案10的外表面的绝缘膜图案14P来形成绝缘膜14。

在下文中，将参考附图描述根据本公开的另一实施方式的发光元件。

图8a和图8b是根据本公开的另一实施方式的发光元件的立体图。

如图8a和图8b中所示，根据本公开的另一实施方式的发光元件LD可以配置成使得发射堆叠图案10的外表面10a和绝缘膜14的外表面14a具有相同的形状，该形状可以从除了圆形形状之外的形状中选择。

例如，如图8a和图8b中所示，发射堆叠图案10的外表面和绝缘膜14的外表面可以具有相同的多边形形状。在附图中，示出了发射堆叠图案10的外表面和绝缘膜14的外表面两者具有三角形形状或矩形形状。在这种情况下，围绕发射堆叠图案10的外表面的绝缘膜14的厚度可能不均匀。换言之，绝缘膜14可以包括相对厚的第一厚度T1和相对薄的第二厚度T2。

根据本公开的另一实施方式的发光元件LD可以使用图6b、图7a至图7g的第二模具M2形成具有除了圆形形状之外的各种形状的外表面的发射堆叠图案10，并且可以形成围绕发射堆叠图案10的外表面并且具有与发射堆叠图案10的外表面相同的外表面的绝缘膜14。

在下文中，将参考附图详细描述根据本公开的实施方式的包括发光元件的显示设备。

图9是示出根据本公开的实施方式的显示设备的示意性平面图，其中，该显示设备使用图1a中所示的发光元件作为发光源。

出于说明的目的，图9示意性地示出了显示设备的结构，集中于在其上显示图像的显示区域。在一些实施方式中，尽管未示出，但是至少一个驱动电路(例如，扫描驱动器和数据驱动器)和/或多条信号线还可以设置在该显示设备中。

参考图1a和图9，根据本公开的实施方式的显示设备可以包括衬底SUB、设置在衬底SUB上并且包括至少一个发光元件LD(图1a)的多个像素PXL、设置在衬底SUB上并且驱动像素PXL的驱动器(未示出)、以及将像素PXL与驱动器联接的线组件(未示出)。

根据驱动发光元件LD(图1a)的方法，显示设备可以分类为无源矩阵型显示设备和有源矩阵型显示设备。在其中显示设备实现为有源矩阵型的情况下，像素PXL中的每个可以包括配置为控制提供给发光元件LD的电流的量的驱动晶体管和配置为向驱动晶体管传输数据信号的开关晶体管。

近来，能够考虑分辨率、对比度和工作速度选择性地导通每个像素PXL的有源矩阵型显示设备已经成为主流。然而，本公开不限于此。例如，其中像素PXL可以按组导通的无源矩阵型显示设备也可以采用用于驱动发光元件LD(图1a)的组件(例如，第一电极和第二电极)。

衬底SUB可以包括显示区域DA和非显示区域NDA。显示区域DA可以是其中设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是其中设置有用于驱动像素PXL的驱动器和用于将像素PXL联接至驱动器的线组件的一部分的区域。

在附图中，示出了显示区域DA可以设置在显示设备的中心部分中，并且非显示区域NDA可以以围绕显示区域DA的方式设置在显示设备的外围部分中。然而，本公开不限于此，并且位置可以改变。

显示区域DA可以具有各种形状。例如，显示区域DA可以以各种形状设置，诸如包括由直线形成的边的闭合多边形、包括由曲线形成的边的圆形、椭圆形等、以及包括由直线和曲线形成的边的半圆形、半椭圆形等。非显示区域NDA可以设置在显示区域DA的至少一侧上。在附图中，示出了非显示区域NDA围绕显示区域DA，但是本公开不限于此。

衬底SUB可以是刚性衬底或柔性衬底，但不限于此。例如，衬底SUB可以是由玻璃或强化玻璃制成的刚性衬底，或由薄膜形成的柔性衬底，该薄膜由塑料或金属制成。此外，衬底SUB可以是透明衬底，但不限于此。此外，衬底SUB可以是半透明衬底、不透明衬底或反射性衬底。

像素PXL可以在衬底SUB上设置在显示区域DA中。像素PXL中的每个是指用于显示图像的最小单元，并且可以设置多个像素。

像素PXL中的每个可以包括配置为响应于扫描信号和数据信号而被驱动的发光元件LD(图1a)。发光元件LD(图1a)可以具有在从纳米级到微米级的范围内的小尺寸，并且可以与相邻的发光元件LD(图1a)并联联接。发光元件LD(图1a)可以形成每个像素PXL的光源。

此外，像素PXL中的每个可以包括多个子像素。例如，每个像素PXL可以包括发射不同颜色的光的第一子像素SP1、第二子像素SP2和第三子像素SP3。例如，第一子像素SP1可以是用于发射红光的红色子像素，第二子像素SP2可以是用于发射绿光的绿色子像素，以及第三子像素SP3可以是用于发射蓝光的蓝色子像素。然而，形成每个像素PXL的子像素的颜色、类型和/或数量不限于此。

此外，图9示出了像素PXL在显示区域DA中以矩阵形式布置在第一方向DR1和不同于第一方向DR1的第二方向DR2上。然而，像素PXL的布置不限于此，而是能够有各种布置。此外，每个像素PXL的多个子像素的布置也可以以各种方式改变。

驱动器可以通过线组件向每个像素PXL提供驱动信号，并且因此控制每个像素PXL的操作。在图9中，出于说明的目的，省略了线组件。

驱动器可以包括配置为通过扫描线向像素PXL提供扫描信号的扫描驱动器、配置为通过发射控制线向像素PXL提供发射控制信号的发射驱动器、配置为通过数据线向像素PXL提供数据信号的数据驱动器、以及时序控制器。时序控制器可以控制扫描驱动器、发射驱动器和数据驱动器。

图10a至图10c是示出图9的显示设备的单元发射区域的各种实施方式的电路图。

在图10a至图10c中，第一子像素至第三子像素中的每个可以配置为有源像素。然而，第一子像素至第三子像素中的每个的类型、结构和/或驱动方法不受具体限制。例如，第一子像素至第三子像素中的每个可以配置为各种已知结构的无源显示设备或有源显示设备的像素。

在图10a至图10c中，第一子像素至第三子像素可以具有大体上相同或相似的结构。在下文中，为了方便，将描述第一子像素至第三子像素中的第一子像素SP1作为代表。

参考图1a、图9和图10a，第一子像素SP1可以包括发射区域EMA和像素驱动电路144，发射区域EMA产生与数据信号相对应的亮度的光，像素驱动电路144驱动发射区域EMA。

在实施方式中，发射区域EMA可以包括并联联接在第一驱动电源VDD与第二驱动电源VSS之间的多个发光元件LD。这里，第一驱动电源VDD和第二驱动电源VSS可以具有不同的电势。例如，第一驱动电源VDD可以设置为高电势电源，并且第二驱动电源VSS可以设置为低电势电源。在第一子像素SP1的发光周期期间，第一电源VDD和第二电源VSS之间的电势差可以设置为发光元件LD的阈值电压或更大的电压。

发光元件LD中的每个的第一电极(例如，阳极电极)可以经由像素驱动电路144连接至第一驱动电源VDD，并且发光元件LD中的每个的第二电极(例如，阴极电极)可以连接至第二驱动电源VSS。因此，发光元件LD中的每个可以以与由像素驱动电路144控制的驱动电流相对应的亮度发射光。

尽管图10a至图10c示出了其中发光元件LD以相同的方向(例如，正向方向)彼此并联连接在第一驱动电源VDD与第二驱动电源VSS之间的实施方式，但是本公开不限于此。例如，在另一实施方式中，发光元件LD中的一些可以以正向方向彼此联接在第一驱动电源VDD与第二驱动电源VSS之间，并且其它发光元件LD可以以反向方向彼此联接。第一驱动电源VDD和第二驱动电源VSS中的一个可以以AC电压的形式提供。在这种情况下，发光元件LD可以通过具有相同联接方向的每个组交替地发射光。可替代地，在又一实施方式中，第一子像素SP1可以仅包括单个发光元件LD。

像素驱动电路144可以包括第一晶体管T1、第二晶体管T2和存储电容器Cst。然而，像素驱动电路144的结构不限于图10a中所示的实施方式。

第一晶体管(开关晶体管)T1的第一电极连接至数据线Dj，以及其第二电极连接至第一节点N1。这里，第一晶体管T1的第一电极和第二电极可以是不同的电极。例如，如果第一电极是源电极，则第二电极可以是漏电极。第一晶体管T1的栅电极连接至扫描线Si。

当从扫描线Si提供具有能够导通第一晶体管T1的电压(例如，低电平电压)的扫描信号时，第一晶体管导通以将数据线Dj与第一节点N1电联接。这里，相应帧的数据信号提供给数据线Dj，由此数据信号传输至第一节点N1。传输至第一节点N1的数据信号充入存储电容器Cst中。

第二晶体管(驱动晶体管)T2的第一电极连接至第一驱动电源VDD，以及第二电极电连接至发光元件LD中的每个的第一电极。第二晶体管T2的栅电极连接至第一节点N1。如此，第二晶体管T2响应于第一节点N1的电压控制将提供给发光元件LD的驱动电流的量。

存储电容器Cst的一个电极连接至第一驱动电源VDD，以及其另一电极连接至第一节点N1。存储电容器Cst充入与提供给第一节点N1的数据信号相对应的电压，并保持充入的电压直至提供后续帧的数据信号。

出于说明的目的，图10a示出了具有相对简单的结构的像素驱动电路144，该相对简单的结构包括配置为将数据信号传输至第一子像素SP1的第一晶体管T1、配置为存储数据信号的存储电容器Cst、以及配置为将与数据信号相对应的驱动电流提供给发光元件LD的第二晶体管T2。

然而，本公开不限于此，并且像素驱动电路144的结构可以以各种方式改变。例如，像素驱动电路144还可以包括至少一个晶体管元件(诸如配置为补偿第二晶体管T2的阈值电压的晶体管元件、配置为初始化第一节点N1的晶体管元件和/或配置为控制发光元件LD的发射时间的晶体管元件)或其它电路元件(诸如用于提高第一节点N1的电压的升压电容器)。

此外，尽管在图10a中，包括在像素驱动电路144中的晶体管(例如，第一晶体管T1和第二晶体管T2)被示出为由P型晶体管形成，但是本公开不限于此。换言之，包括在像素驱动电路144中的第一晶体管T1和第二晶体管T2中的至少一个可以改变为N型晶体管。

接下来，参考图1a、图9和图10b，根据本公开的实施方式的第一晶体管T1和第二晶体管T2可以由N型晶体管形成。除了由于晶体管的类型的改变而导致的一些组件的连接位置的改变之外，图10b中所示的像素驱动电路144的配置和操作与图10a的像素驱动电路144的配置和操作相似。因此，将省略与此相关的详细描述。

在本公开的实施方式中，像素驱动电路144的配置不限于图10a和图10b中所示的实施方式。例如，像素驱动电路144可以以与图10c中所示的实施方式的方式相同的方式配置。

参考图1a、图9和图10c，像素驱动电路144可以联接至第一子像素SP1的扫描线Si和数据线Dj。例如，如果第一子像素SP1设置在显示区域DA的第i行和第j列上，则第一子像素SP1的像素驱动电路144可以联接至显示区域DA的第i扫描线Si和第j数据线Dj。

在实施方式中，像素驱动电路144还可以联接至至少一个不同的扫描线。例如，设置在显示区域DA的第i行上的第一子像素SP1也可以联接至第i-1扫描线Si-1和/或第i+1扫描线Si+1。

在实施方式中，像素驱动电路144不仅可以联接至第一驱动电源VDD和第二驱动电源VSS，而且可以联接至第三电源。例如，像素驱动电路144也可以联接至初始化电源Vint。

像素驱动电路144可以包括第一晶体管T1至第七晶体管T7、以及存储电容器Cst。

第一晶体管(驱动晶体管)T1可以包括经由第五晶体管T5连接至第一驱动电源VDD的第一电极(例如，源电极)和经由第六晶体管T6连接至发光元件LD的第一端的第二电极(例如，漏电极)。第一晶体管T1的栅电极可以连接至第一节点N1。第一晶体管T1响应于第一节点N1的电压控制经由发光元件LD在第一驱动电源VDD与第二驱动电源VSS之间流动的驱动电流。

第二晶体管(开关晶体管)T2连接在联接至第一子像素SP1的第j数据线Dj与第一晶体管T1的源电极之间。第二晶体管T2的栅电极连接至与第一子像素SP1联接的第i扫描线Si。当从第i扫描线Si提供具有栅极导通电压(例如，低电平电压)的扫描信号时，第二晶体管T2导通以将第j数据线Dj电联接至第一晶体管T1的源电极。因此，如果第二晶体管T2导通，则从第j数据线Dj提供的数据信号传输至第一晶体管T1。

第三晶体管T3连接在第一晶体管T1的漏电极与第一节点N1之间。第三晶体管T3的栅电极连接至第i扫描线Si。当从第i扫描线Si提供具有栅极导通电压的扫描信号时，第三晶体管T3导通以将第一晶体管T1的漏电极电联接至第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1以二极管的形式连接。

第四晶体管T4连接在第一节点N1与初始化电源Vint之间。第四晶体管T4的栅电极连接至前一扫描线，例如，第i-1扫描线Si-1。当栅极导通电压的扫描信号提供给第i-1扫描线Si-1时，第四晶体管T4导通，使得初始化电源Vint的电压传输至第一节点N1。这里，初始化电源Vint可以具有等于或小于数据信号的最小电压的电压。

第五晶体管T5连接在第一驱动电源VDD与第一晶体管T1之间。第五晶体管T5的栅电极连接至相应的发射控制线，例如，第i发射控制线Ei。当具有栅极截止电压的发射控制信号提供给第i发射控制线Ei时，第五晶体管T5截止，并且在其它情况下第五晶体管T5导通。

第六晶体管T6连接在第一晶体管T1与发光元件LD的第一端之间。第六晶体管T6的栅电极连接至第i发射控制线Ei。当具有栅极截止电压的发射控制信号提供给第i发射控制线Ei时，第六晶体管T6截止，并且在其它情况下第六晶体管T6导通。

第七晶体管T7连接在发光元件LD的第一端与初始化电源Vint之间。第七晶体管T7的栅电极连接至后续级的扫描线中的任一条，例如，连接至第i+1扫描线Si+1。当具有栅极导通电压的扫描信号提供给第i+1扫描线Si+1时，第七晶体管T7导通，使得初始化电源Vint的电压提供给发光元件LD的第一端。

存储电容器Cst连接在第一驱动电源VDD与第一节点N1之间。存储电容器Cst存储与在每个帧周期期间提供给第一节点N1的数据信号和第一晶体管T1的阈值电压两者相对应的电压。

为了方便，在图10c中第一晶体管T1至第七晶体管T7中的全部被示出为P型晶体管，但是本公开不限于此。例如，包括在像素驱动电路144中的第一晶体管T1至第七晶体管T7中的至少一个可以改变为N型晶体管，或者第一晶体管T1至第七晶体管T7中的全部可以改变为N型晶体管。

在下文中，将参考附图详细描述图9的显示设备的像素。

图11是示意性地示出包括在图9中所示的像素中的一个像素中的第一子像素至第三子像素的平面图。图12a是沿着图11的线III-III’截取的剖视图，以及图12b是沿着图11的线IV-IV’截取的剖视图。

出于说明的目的，图11中省略了联接至发光元件LD的晶体管和联接至晶体管的信号线。另外，图11、图12a和图12b中示出了简化的一个像素结构，例如，每个电极仅为单个电极层，但是本公开不限于此。

如图11、图12a和图12b中所示，一个像素PXL可以包括第一子像素SP1至第三子像素SP3。第一子像素SP1至第三子像素SP3中的每个可以包括发射光的发射区域EMA和位于发射区域EMA周围的外围区域PPA。

第一子像素SP1至第三子像素SP3中的每个可以包括设置在衬底SUB上的像素电路层PCL和设置在像素电路层PCL上的显示元件层DPL。

第一子像素SP1至第三子像素SP3中的每个的像素电路层PCL可以包括设置在衬底SUB上的缓冲层BFL、设置在缓冲层BFL上的第一晶体管T1和第二晶体管T2、驱动电压线DVL、以及设置在第一晶体管T1和第二晶体管T2以及驱动电压线DVL上的钝化层PSV。

衬底SUB可以包括诸如玻璃、有机聚合物或晶体的绝缘材料。此外，衬底SUB可以由具有柔性的材料制成以便可弯曲或可折叠，并且具有单层结构或多层结构。

缓冲层BFL可以设置在衬底SUB上，并且防止杂质扩散至第一晶体管T1或第二晶体管T2中。根据衬底SUB的材料或者工艺条件，可以省略缓冲层BFL。

第一晶体管T1可以是电联接至设置在相应子像素的显示元件层DPL上的发光元件LD中的一些的驱动晶体管以驱动发光元件LD，并且第二晶体管T2可以是开关第一晶体管T1的开关晶体管。

第一晶体管T1和第二晶体管T2中的每个可以包括半导体层SCL、栅电极GE、源电极SE和漏电极DE。

半导体层SCL可以设置在缓冲层BFL上。半导体层SCL可以包括与源电极SE接触的源极区域和与漏电极DE接触的漏极区域。源极区域与漏极区域之间的区域可以是沟道区域。

半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。沟道区域可以是本征半导体，本征半导体是不掺杂有杂质的半导体图案。源极区域和漏极区域中的每个可以是掺杂有杂质的半导体图案。

栅电极GE可以设置在半导体层SCL上，并且栅极绝缘层GI插置在它们之间。此外，源电极SE和漏电极DE可以通过穿过层间绝缘层ILD和栅极绝缘层GI的相应的接触孔分别与半导体层SCL的源极区域和漏极区域接触。

驱动电压线DVL可以设置在层间绝缘层ILD上，但是本公开不限于此。在实施方式中，驱动电压线可以设置在包括在像素电路层PCL中的绝缘层中的任一个上。第二驱动电源VSS(图10a)可以施加至驱动电压线DVL。

钝化层PSV可以包括暴露第一晶体管T1的漏电极DE的一部分的第一接触孔CH1和暴露驱动电压线DVL的一部分的第二接触孔CH2。

第一子像素SP1至第三子像素SP3中的每个的显示元件层DPL可以包括设置在钝化层PSV上的分隔壁PW、第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2、多个发光元件LD、以及第一接触电极CNE1和第二接触电极CNE2。

分隔壁PW可以在第一子像素SP1至第三子像素SP3中的每个的发射区域EMA中设置在钝化层PSV上。尽管在附图中未示出，但是由与分隔壁PW相同的材料制成的像素限定层(或坝部分)可以在相邻的子像素之间设置在外围区域PPA中，以限定每个子像素的发射区域EMA。

分隔壁PW可以在钝化层PSV上与相邻的分隔壁PW以预定距离间隔开。两个相邻的分隔壁PW可以在钝化层PSV上设置成以一个发光元件LD的长度L(图1a)或更长的距离彼此间隔开。如图12a中所示，分隔壁PW可以包括具有诸如半圆形或半椭圆形的截面的弯曲表面，其中截面的宽度从钝化层PSV的一个表面朝向顶部变窄，但是本公开不限于此。例如，分隔壁PW可以具有梯形的截面，该梯形截面的宽度从钝化层PSV的一个表面朝向顶部变窄。

当在截面中观察时，分隔壁PW的形状不限于上述实施方式，并且可以在能够提高从发光元件LD中的每个发射的光的效率的范围内进行各种改变。两个相邻的分隔壁PW可以设置在钝化层PSV的相同平面上，并且可以具有相同的高度。

发光元件LD可以设置在第一子像素SP1至第三子像素SP3中的每个的发射区域EMA中。详细地，发光元件LD可以设置在第一绝缘层INS1上，该第一绝缘层INS1设置在彼此相邻的分隔壁PW之间。

发光元件LD中的每个可以是图1a的发光元件LD，该图1a的发光元件LD由具有无机晶体结构的材料制成并且具有超小型尺寸，例如，从纳米级到微米级范围内的尺寸。

发光元件LD中的每个可以包括通过在每个发光元件LD的纵向方向L(图1a)上依次堆叠第一导电半导体层11、有源层12、第二导电半导体层13和电极层15而形成的发射堆叠图案10以及围绕发射堆叠图案10的外表面10a的绝缘膜14。

在附图中，绝缘膜14设置成完全围绕发射堆叠图案10的外表面。然而，绝缘膜14可以设置成暴露发射堆叠图案10的外表面10a的一部分。在这种情况下，绝缘膜14可以设置成完全围绕有源层12，并且可以暴露第一导电半导体层11、第二导电半导体层13和电极层15的部分。

绝缘膜14的厚度可以不均匀。为此，绝缘膜14可以具有与发射堆叠图案10的外表面不同的外表面。例如，当发射堆叠图案10的外表面10a具有圆形形状时，绝缘膜14的外表面14a可以具有椭圆形形状、多边形形状或其中椭圆形和多边形混合的形状。在附图中，绝缘膜14的外表面14a具有椭圆形形状。

发光元件LD可以在纵向方向L(图1a)上具有第一端EP1和第二端EP2。例如，第一导电半导体层11可以设置在每个发光元件LD的第一端EP1上，以及电极层15可以设置在其第二端EP2上。

此外，每个发光元件LD的两端EP1和EP2可以电联接至第一电极REL1和第二电极REL2。为此，发光元件LD可以布置在作为水平方向的第一方向DR1上，使得每个发光元件的两端联接至第一电极REL1和第二电极REL2。这里，发光元件LD可以设置成彼此间隔开，或者可以设置成彼此部分地相邻。

第一电极REL1和第二电极REL2中的每个可以设置在第一子像素SP1至第三子像素SP3中的每个的发射区域EMA中，并且可以在与第一方向DR1交叉的第二方向DR2上延伸。第一电极REL1和第二电极REL2可以设置在相同平面上，并且可以以预定距离彼此间隔开。

第一电极REL1可以包括从在第一方向DR1上延伸的第一联接线CNL1沿着第二方向DR2分支的第1-1电极REL1_1和第1-2电极REL1_2。第1-1电极REL1_1、第1-2电极REL1_2和第一联接线CNL1可以一体地设置成彼此电联接和/或物理联接。第1-1电极REL1_1和第1-2电极REL1_2可以通过第1-1封装层CPL1_1和第1_2封装层CPL1_2分别电联接至第1-1接触电极CNE1_1和第1-2接触电极CNE1_2。

第二电极REL2可以在第二方向DR2上延伸，并且可以电联接至第二联接线CNL2。在本公开的实施方式中，第二电极REL2可以沿着第二方向DR2从第二联接线CNL2分支。因此，第二电极REL2和第二联接线CNL2可以一体地设置成彼此电联接和/或物理联接。此外，第二电极REL2还可以通过第二封装层CPL2电联接至第二接触电极CNE2。

在制造显示设备的工艺中，第1-1封装层CPL1_1、第1_2封装层CPL1_2和第二封装层CPL2防止第一电极REL1和第二电极REL2被损坏。然而，第1-1电极REL1_1和第1-2电极REL1_2可以在没有第1-1封装层CPL1_1和第1_2封装层CPL1_2的情况下电联接至第1-1接触电极CNE1_1和第1-2接触电极CNE1_2。此外，第二电极REL2也可以直接联接至第二接触电极CNE2。

第一电极REL1和第二电极REL2中的每个可以用作用于在第一子像素SP1至第三子像素SP3中的每个的发射区域EMA中对准发光元件LD的对准电极，并且可以用作用于在对准发光元件LD之后驱动发光元件LD的驱动电极。

更具体地，在发光元件LD在第一子像素SP1至第三子像素SP3中的每个的发射区域EMA中对准之前，第一对准电压可以通过第一联接线CNL1施加至第一电极REL1，以及第二对准电压可以通过第二联接线CNL2施加至第二电极REL2。第一对准电压和第二对准电压可以具有不同的电压电平。当具有不同电压电平的预定对准电压分别施加至第一电极REL1和第二电极REL2时，可以在第一电极REL1与第二电极REL2之间形成电场。发光元件LD可以通过该电场在钝化层PSV上在第一电极REL1与第二电极REL2之间对准。

当在平面上观察时，第二电极REL2可以设置在第1-1电极REL1_1与第1-2电极REL1_2之间，并且第二电极REL2可以与第1-1电极REL1_1和第1-2电极REL1_2以预定距离间隔开。第1-1电极REL1_1、第1-2电极REL1_2和第二电极REL2可以交替地设置在钝化层PSV上。

第一电极REL1和第二电极REL2可以由具有预定反射率的材料制成，以允许从发光元件LD中的每个的两端EP1和EP2发射的光在其中显示设备的图像被显示的方向(例如，向前方向)上行进。

在本公开的实施方式中，第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2可以设置在相同的层上，并且可以由相同的材料制成。

第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2中的每个可以由具有预定反射率的导电材料制成。导电材料可以包括诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Ti的金属或它们的合金、诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟锡锌(ITZO)的导电氧化物、以及诸如PEDOT的导电聚合物。第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2中的每个的材料不限于上述材料。

尽管第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2中的每个可以由单个层形成，但是本公开不限于此。它可以具有通过堆叠两个或更多个层形成的多层结构，每个层包括金属、合金、导电氧化物或导电聚合物。

第一电极REL1和第二电极REL2、第一联接线CNL1和第二联接线CNL2中的每个可以由多层结构形成，以便当信号传输至发光元件LD中的每个的两端EP1和EP2时，最小化由于信号延迟而引起的电压下降。

由于第一电极REL1和第二电极REL2具有与分隔壁PW的形状相对应的形状，因此从发光元件LD中的每个的两端EP1和EP2发射的光可以被第一电极REL1和第二电极REL2反射，以进一步行进至显示设备的前部。因此，可以增强从发光元件LD中的每个发射的光的效率。

在本公开的实施方式中，分隔壁PW以及第一电极REL1和第二电极REL2可以用作反射构件，该反射构件使得从发光元件LD中的每个发射的光行进至显示设备的前部，从而改善发光元件LD的发光效率。

第一电极REL1和第二电极REL2中的任一个可以是阳极电极，并且另一个可以是阴极电极。在本公开的实施方式中，第一电极REL1可以是阳极电极，并且第二电极REL2可以是阴极电极。

在本公开的实施方式中，发光元件LD可以分为在第1-1电极REL1_1与第二电极REL2之间对准的多个第一发光元件LD1，以及在第二电极REL2与第1-2电极REL 1_2之间对准的多个第二发光元件LD2。

在本公开的实施方式中，第一联接线CNL1可以通过钝化层PSV的第一接触孔CH1电联接至第一晶体管T1的漏电极DE。由于第一联接线CNL1与第一电极REL1一体地设置，因此第一晶体管T1的施加至第一联接线CNL1的信号可以传输至第一电极REL1。

第一电极REL1可以设置成与发光元件LD中的每个的两端EP1和EP2中的一个相邻，并且可以通过第一接触电极CNE1电联接至发光元件LD中的每个。因此，第一晶体管T1的施加至第一电极REL1的信号可以通过第一接触电极CNE1传输至发光元件LD中的每个。

在本公开的实施方式中，第二联接线CNL2可以通过钝化层PSV的第二接触孔CH2电联接至驱动电压线DVL。由于第二联接线CNL2与第二电极REL2一体地设置，因此驱动电压线DVL的施加至第二联接线CNL2的第二驱动电源VSS可以传输至第二电极REL2。

第二电极REL2可以设置成与发光元件LD中的每个的两端EP1和EP2中的剩余一个相邻，并且可以通过第二接触电极CNE2电联接至发光元件LD中的每个。因此，施加至第二电极REL2的第二驱动电源VSS可以传输至发光元件LD中的每个。

第一接触电极CNE1可以设置在第一电极REL1上，以可靠地电联接和/或物理联接第一电极REL1与发光元件LD中的每个的两端EP1和EP2中的一个。第一接触电极CNE1可以由透明导电材料制成，使得从发光元件LD中的每个发射并被第一电极REL1反射至显示设备的前部的光可以无损耗地行进至前部。

当在平面上观察时，第一接触电极CNE1可以覆盖第一电极REL1并且与第一电极REL1重叠。此外，第一接触电极CNE1可以与发光元件LD中的每个的两端EP1和EP2中的一个部分地重叠。

在本公开的实施方式中，第一接触电极CNE1可以包括设置在第1-1封装层CPL1_1上的第1-1接触电极CNE1_1和设置在第1-2封装层CPL1_2上的第1-2接触电极CNE1_2。

第三绝缘层INS3可以设置在第一接触电极CNE1上以覆盖第一接触电极CNE1。第三绝缘层INS3可以防止第一接触电极CNE1暴露于外部，从而防止第一接触电极CNE1被腐蚀。

第三绝缘层INS3可以包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。尽管如附图中所示第三绝缘层INS3可以由单个层形成，但是本公开不限于此。例如，第三绝缘层INS3可以由多层结构形成。当第三绝缘层INS3由多层结构形成时，第三绝缘层INS3可以具有通过交替地堆叠多个无机绝缘层或多个有机绝缘层而形成的结构。例如，第三绝缘层INS3可以具有通过依次堆叠第一无机绝缘层、有机绝缘层和第二无机绝缘层而形成的结构。

第二接触电极CNE2可以设置在第二电极REL2上。当在平面图中观察时，第二接触电极CNE2可以覆盖第二电极REL2并且与第二电极REL2重叠。此外，第二接触电极CNE2可以与第一发光元件LD1中的每个的第二端EP2和第二发光元件LD2中的每个的第一端EP1重叠。第二接触电极CNE2可以由与第一接触电极CNE1的材料相同的材料制成，但是本公开不限于此。

第四绝缘层INS4可以设置在第二接触电极CNE2上以覆盖第二接触电极CNE2。第四绝缘层INS4可以防止第二接触电极CNE2暴露于外部，从而防止第二接触电极CNE2被腐蚀。第四绝缘层INS4可以由无机绝缘层或有机绝缘层两者之一形成。

外涂层OC可以设置在第四绝缘层INS4上。外涂层OC可以是平坦化层，该平坦化层减少由设置在外涂层、第一电极REL1和第二电极REL2、以及第一接触电极CNE1和第二接触电极CNE2之下的分隔壁PW产生的台阶。外涂层OC可以是用于防止氧气和湿气渗入发光元件LD中的封装层。在实施方式中，可以省略外涂层OC。

预定电压可以通过第一电极REL1和第二电极REL2施加至发光元件LD中的每个的两端EP1和EP2。因此，在电子-空穴对在发光元件LD中的每个的有源层12中复合的同时，发光元件LD中的每个可以发射光。这里，有源层12可以发射具有400nm至900nm的波长范围的光。

同时，当发光元件LD具有圆柱形形状时，发光元件LD的截面可以具有圆形形状。换言之，绝缘膜14的外表面14a可以具有圆形形状。在这种情况下，由于圆柱体的特性，在部分地围绕发光元件LD的两端的同时连接至发光元件LD的两端EP1和EP2的第一接触电极CNE1和第二接触电极CNE2中的每个的厚度是不均匀的。例如，在其中发光元件LD和第一绝缘层INS1彼此接触的区域A中，由于圆柱体的特性，可以减小第一接触电极CNE1和第二接触电极CNE2中的每个的厚度，或者可以存在部分未形成的部分。

然而，如在本公开的实施方式中，当发射堆叠图案10的外表面10a在形状上与绝缘膜14的外表面14a不同时，即使在其中发光元件LD与第一绝缘层INS1接触的区域中，第一接触电极CNE1和第二接触电极CNE2中的每个的厚度也不会减小。图12b示出了其中第1-1接触电极CNE1_1和发光元件LD彼此接触的部分。

此外，当绝缘膜14的外表面14a具有多边形结构时，在其中发光元件LD和第一绝缘层INS1彼此接触的部分A中，可以有效地防止在第一接触电极CNE1和第二接触电极CNE2中的每个的厚度的减小。

图13a和图13b是沿着图11的线IV-IV’截取的、包括根据本公开的另一实施方式的发光元件的剖视图。

当绝缘膜14的外表面14a具有如图13a中所示的三角形形状或具有如图13b中所示的矩形形状时，即使在其中发光元件LD与第一绝缘层INS1接触的部分A中，第一绝缘层INS1也被充分地暴露。因此，第1-1接触电极CNE1_1可以形成为在其中发光元件LD与第一绝缘层INS1接触的部分A中具有足够的厚度。

尽管已经公开了本公开的实施方式，但是本领域中的技术人员将理解，在不背离如所附权利要求中所公开的本公开的范围和精神的情况下，本公开可以实现为其它具体形式。因此，应理解，示例性实施方式仅用于说明目的，而不限制本发明的范围。