半导体器件的制作方法

技术领域

本发明总体上涉及一种半导体器件的制作方法，更具体地，涉及一种具有对准结构的半导体器件的制作方法。

背景技术

微影工艺(photolithography)是制造半导体器件的重要步骤，其利用曝光和显影将光刻胶层上的设计图案转移至光刻胶层，然后用光刻胶层作为蚀刻掩模对其下方的材料层进行蚀刻，从而将所述设计图案再往下转移至所述材料层中，制作出电路结构。半导体制作工艺即藉由重复进行沉积、微影和蚀刻工艺，逐层架构出半导体器件的集成电路结构。然而，随着电路图案设计越来越细致紧密，上下层电路结构之间的对准(alignment)规范也越来越严苛，稍有对准偏移即可能导致集成电路结构的接触异常、短路或断线等缺陷，因此，相关制作工艺与设计上还待进一步改良以有效提升相关半导体器件的效能及可靠度。

发明内容

本发明的目的是提供一种半导体器件的制作方法，通过形成填充层，至少部分减少形成在对准区的沟槽的深度，达到改善所述对准区因所述沟槽过深所产生的斜坡及台阶问题，以有效提升相关半导体器件的效能及可靠度。

为了实现上述目的，本发明提供了一种半导体器件的制作方法，包括以下步骤。提供衬底，所述衬底上设置多个第一对准标记，在所述衬底上形成堆叠层结构。在所述堆叠层结构内形成沟槽，所述沟槽具有深度且暴露所述多个第一对准标记。在所述沟槽内形成填充层，至少部分减少所述沟槽的所述深度。在所述填充层上形成掩模结构，所述掩模结构具有平坦顶面。通过所述掩模结构，形成多个第二对准标记。

可选的，所述填充层填入所述沟槽并覆盖在所述第一对准标记和所述堆叠层结构的顶面上。

可选的，各所述第二对准标记位在所述第一对准标记之间，所述第二对准标记与所述第一对准标记分别位在不同平面上。

可选的，所述填充层完全填满所述沟槽并覆盖在所述第一对准标记的顶面上。

可选的，形成所述填充层还包括：形成填充材料层，填满所述沟槽并覆盖在所述第一对准标记和所述堆叠层结构上；以及进行平坦化制作工艺，移除位在所述沟槽外的所述填充材料层。

可选的，所述填充层的最顶顶面高于所述堆叠层结构的顶面。

可选的，所述填充层的最顶顶面与所述堆叠层结构的顶面齐平。

可选的，所述堆叠层结构包括依序堆叠的金属层与绝缘层，其中，所述深度为300纳米至500纳米。

可选的，所述填充层的厚度至少为250纳米。

可选的，形成所述掩模结构还包括：依序形成有机底层、硅硬掩模底部抗反射涂层以及图案化光刻胶层，其中，所述有机底层直接接触所述填充层。

可选的，所述有机底层部分填入所述沟槽内。

可选的，所述有机底层还直接接触所述堆叠层结构的顶面。

可选的，还包括：在形成所述第二对准标记后，移除所述掩模结构与所述填充层，暴露所述第一对准标记。

可选的，各所述第一对准标记具有凹陷顶面。

可选的，所述第一对准标记包括金属材料。

附图说明

所附图示提供对于本发明实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图3绘示本发明第一实施例中半导体器件的制作方法的示意图；其中

图1为半导体器件在形成金属材料层后的剖面示意图；

图2为半导体器件在形成堆叠层结构后的剖面示意图；以及

图3为半导体器件在形成掩模结构后的剖面示意图。

图4至图5绘示本发明第二实施例中半导体器件的制作方法的示意图；其中

图4为半导体器件在形成填充层后的剖面示意图；以及

图5为半导体器件在形成掩模结构后的剖面示意图。

图6至图7绘示本发明第三实施例中半导体器件的制作方法的示意图；其中

图6为半导体器件在形成填充层后的剖面示意图；以及

图7为半导体器件在形成掩模结构后的剖面示意图。

图8绘示本发明第四实施例中半导体器件的制作方法的示意图。

图9绘示本发明第五实施例中半导体器件的制作方法的示意图。

图10绘示本发明第六实施例中半导体器件的制作方法的示意图。

其中，附图标记说明如下：

10、20、30、40、50、60         半导体器件

100                       衬底

102                       第一电介质层

104                       第二电介质层

106                       蚀刻停止层

108                       第三电介质层

110                       穿孔

112                       金属层

112a、132                  第一对准标记

112b                      凹陷顶面

114、242                   绝缘层

116、244                   堆叠层结构

116a、244a                 沟槽

118、204、216、234、248       有机底层

118a、120a                 顶面凹陷

120、206、218、236、250       硅硬掩模底部抗反射涂层

122、208、220、238、252       图案化光刻胶层

124、210、222、240、254       掩模结构

202、214、232、246           填充层

204a                      平坦顶面

206a、218a、236a、250a       平坦顶面

212                       填充材料层

212a                      平坦顶面

214a、232a                 平坦顶面

T1、T3、T4                  深度

T2、T5、T6                  厚度

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的图示，详细说明本发明的技术方案以及所欲达成的功效。本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图2所绘示为本发明第一实施例中半导体器件10的制造方法的步骤示意图。请参考图1所示，首先提供一衬底100，例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。衬底100上依序形成第一电介质层102、第二电介质层104、蚀刻停止层106及第三电介质层108。在一实施例中，第一电介质层102、第二电介质层104、蚀刻停止层106及第三电介质层108分别包括一电介质材料，如氧化硅(SiO

接着，通过掩模层(未绘示)进行蚀刻制作工艺，在第三电介质层108中形成多个穿孔110。其中，各穿孔110依序贯穿第三电介质层108及蚀刻停止层106，而部分暴露出第二电介质层104。然后，完全移除所述掩模层，并在第三电介质层108上形成金属层112，填满穿孔110。也就是说，部分的金属层112形成在穿孔110内，部分的金属层112则形成在穿孔110外，并覆盖在第三电介质层108的表面上。在一实施例中，金属层112例如包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他适合的低电阻值金属材料，但不以此为限。

请参考图2所示，在衬底100上形成绝缘层114，并由金属层112及绝缘层114共同组成堆叠层结构116。然后，通过另一掩模层(未绘示)进行另一蚀刻制作工艺，部分移除绝缘层114及部分移除形成在穿孔110外的金属层112，以在堆叠层结构116内形成依序贯穿绝缘层114及金属层112的沟槽116a。然后，完全移除所述另一掩模层。在此设置下，由沟槽116a同时暴露出形成在穿孔110内的金属层112及部分的第三电介质层108。如此，位在穿孔110内的金属层112即可形成第一对准标记(alignment mark)112a，系为零层标记或外部标记(outer mark)，用来在后续制作工艺中对准所需形成的掩模结构(未绘示)，使得后续需形成的互连结构得以形成在预计的位置。

详细来说，本领域者应可轻易理解前述的衬底100上还可依据实际器件需求而进一步形成各种所需的主动组件及/或被动组件，其中，所述主动组件及/或被动组件例如是形成在衬底100上的一区域(未绘示，如组件区)内，而第一对准标记112a例如是形成在衬底100上的另一区域(未绘示，如对准区)内，以定位用来形成连接所述主动组件及/或被动组件的互连结构的光刻胶层，但不以此为限。在一实施例中，绝缘层114例如包括一绝缘材料，如氧化硅、氮化硅等，优选地包括四乙氧基硅烷(tetraethoxysilane,TEOS)，但不以此为限。

此外，需特别说明的是，绝缘层114及金属层112在垂直衬底100表面的方向(未绘示)上皆具有相对较大的厚度，例如是分别具有大于第三电介质层108及/或蚀刻停止层106的厚度，其中，绝缘层114的厚度约介于200纳米(nanometer,nm)至300纳米，金属层112的厚度约介于100纳米至200纳米。如此，本实施例的沟槽116a的深度T1例如具有300纳米至500纳米，优选为400纳米至450纳米，如图2所示，但不以此为限。

后续，请参考图3所示，在衬底100上依序形成有机底层(organic dielectriclayer,ODL)118、硅硬掩模底部抗反射涂层(silicon-containing hard mask bottomanti-reflective coating,SHB)120及图案化光刻胶层122，并由有机底层118、硅硬掩模底部抗反射涂层120及图案化光刻胶层122共同组成掩模结构124。其中，有机底层118填满沟槽116a并进一步覆盖在堆叠层结构116的顶面上，硅硬掩模底部抗反射涂层120及图案化光刻胶层122则依序覆盖在有机底层118上，使得图案化光刻胶层122在垂直衬底100表面的所述方向上重叠沟槽116a，并落在下方的第一对准标记112a(即所述零层标记或所述外部标记)的范围之外。

由此，在后续的制作工艺中，通过掩模结构124进行图案化制作工艺，将图案化光刻胶层122的图案转移到下方的膜层内，进而在衬底100上形成第二对准标记(未绘示)，系为内部标记(inner mark)。所述第二对准标记在垂直衬底100表面的所述方向上不重叠下方的第一对准标记112a，例如可以位在相邻的第一对准标记112a之间，且与第一对准标记112a分别位在不同膜层内，但不以此为限。而后，完全移除掩模结构124，并暴露出下方的第一对准标记112a，以完成本实施例中半导体器件10的制作。

依据本实施例中半导体器件10的制作方法，系先在第三电介质层108中形成所述零层标记或所述外部标记(即第一对准标记112a)，使得后续在形成掩模结构124时，图案化光刻胶层122的形成得以对位第一对准标记112a之间的范围，确保通过掩模结构124所形成的所述内部标记及/或形成在其他区域的互连结构能形成在预计的位置。据此，由本实施例的制作方法可改善所形成的半导体器件10中互连结构之间的对准精确度，进而形成操作表现优化的半导体器件10。

本发明所属技术领域的一般技术者应可轻易了解，在能满足实际产品需求的前提下，本发明的半导体器件的制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在另一实施例中，还能进一步改善有机底层118及硅硬掩模底部抗反射涂层120因沟槽116a的深度T1较大而产生的顶面凹陷118a、120a(如图3所示)，藉此避免所述内部标记的形成位置不精确或发生结构缺陷等问题。下文将进一步针对本发明的半导体器件的制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请先参照图4至图5，所绘示者为本发明第二实施例中半导体器件20的制作方法的示意图。本实施例的制作方法在前端制作中与前述第一实施例的制作方法大体相同，如图1至图2所示，相同之处容不再赘述。本实施例的制作方法与前述第一实施例的制作方法的差异处在于，在形成如图2所示的半导体结构后，额外形成填充层202。

详细来说，如图4所示，在堆叠层结构116上及沟槽116a内共型地形成填充层202。也就是说，部分的填充层202形成在沟槽116a内，而另一部分的填充层202则形成在沟槽116a外并覆盖在堆叠层结构116的顶面上，如此，填充层202的最顶顶面即高于堆叠层结构116的顶面。在一实施例中，填充层202例如包括一绝缘材料，如氧化硅、氮化硅等，优选地包括相同于绝缘层114的材料如四乙氧基硅烷，但不以此为限。由于填充层202本身同样具有相对较大的厚度T2，例如是约为200纳米至300纳米，优选为至少250纳米，在填充层202形成后，能有效地降低沟槽116a的深度T1，例如由原始的深度T1减少至深度T3。

如图5所示，形成有机底层204直接接触填充层202，填满沟槽116a剩余的空间并进一步覆盖在堆叠层结构116的顶面上。有机底层204具有整体平整的平坦顶面204a。在此设置下，继续形成在有机底层204上的硅硬掩模底部抗反射涂层206则同样具有整体平整的平坦顶面206a，而图案化光刻胶层208则形成在硅硬掩模底部抗反射涂层206的平坦顶面206a上，并由有机底层204、硅硬掩模底部抗反射涂层206及图案化光刻胶层208共同组成掩模结构210。图案化光刻胶层208在垂直衬底100表面的所述方向上同样重叠沟槽116a，并落在下方的第一对准标记112a(即所述零层标记或所述外部标记)的范围之外。

而后，通过掩模结构210进行图案化制作工艺，将图案化光刻胶层208的图案转移到下方的膜层内，而在衬底100上形成第二对准标记(未绘示)，系为内部标记。所述内部标记在垂直衬底100表面的所述方向上不重叠下方的第一对准标记112a，例如可以位在相邻的第一对准标记112a之间，且与第一对准标记112a分别位在不同膜层内，但不以此为限。而后，在所述第二对准标记形成后，完全移除掩模结构210与填充层202，并暴露出下方的第一对准标记112a，以完成本实施例中半导体器件20的制作。

依据本实施例中半导体器件20的制作方法，同样系先在第三电介质层108中形成所述零层标记或所述外部标记(即第一对准标记112a)，使得后续在形成掩模结构210时，图案化光刻胶层208的形成得以对位第一对准标记112a之间的范围，确保通过掩模结构210所形成的所述内部标记及/或形成在其他区域的互连结构能形成在预计的位置。并且，在本实施例中，由于额外形成填充层202来降低沟槽116a的深度T1，后续形成的图案化光刻胶层208得以形成在掩模结构210的平坦顶面206a上，提升所述内部标记的对准精确度，进而形成操作表现更为优化的半导体器件20。

请先参照图6至图7，所绘示者为本发明第三实施例中半导体器件30的制作方法的示意图。本实施例的制作方法在前端制作中与前述第一实施例的制作方法大体相同，如图1至图2所示，相同之处容不再赘述。本实施例的制作方法与前述第一实施例的制作方法的差异处在于，在形成如图2所示的半导体结构后，额外形成填充层214。

详细来说，如图6所示，在堆叠层结构116上形成填洞能力优越的填充材料层212，填满沟槽116a并进一步覆盖在堆叠层结构116的顶面上。也就是说，部分的填充材料层212形成在沟槽116a内，而另一部分的填充材料层212则形成在沟槽116a外、并覆盖在堆叠层结构116的顶面上。在此设置下，填充材料层212整体上具有平整的平坦顶面212a，且填充材料层212的最顶顶面高于堆叠层结构116的顶面。在一实施例中，填充材料层212例如包括一绝缘材料，如氧化硅、氮化硅等，优选地包括四乙氧基硅烷，但不以此为限。

如图7所示，进行平坦化制作工艺，移除形成在沟槽116a外的填充材料层212，而仅保留形成在沟槽116a内的填充材料层212，形成填满沟槽116a的填充层214。填充层214的最顶顶面214a与堆叠层结构116的顶面齐平，即填充层214的最顶顶面214a为平坦顶面。后续，继续在填充层214及堆叠层结构116上形成有机底层216、硅硬掩模底部抗反射涂层218及图案化光刻胶层220，使得有机底层216直接接触堆叠层116结构的顶面，并由有机底层216、硅硬掩模底部抗反射涂层218及图案化光刻胶层220共同组成掩模结构222。图案化光刻胶层220在垂直衬底100表面的所述方向上同样重叠沟槽116a，并落在下方的第一对准标记112a(即所述零层标记或所述外部标记)的范围之外。

而后，通过掩模结构222进行图案化制作工艺，将图案化光刻胶层220的图案转移到下方的膜层内，而在衬底100上形成第二对准标记(未绘示)，系为内部标记。所述内部标记在垂直衬底100表面的所述方向上不重叠下方的第一对准标记112a，例如可以位在相邻的第一对准标记112a之间，且与第一对准标记112a分别位在不同膜层内，但不以此为限。而后，在所述第二对准标记形成后，完全移除掩模结构222与填充层214，并暴露出下方的第一对准标记112a，以完成本实施例中半导体器件30的制作。

依据本实施例中半导体器件30的制作方法，同样系先在第三电介质层108中形成所述零层标记或所述外部标记(即第一对准标记112a)，使得后续在形成掩模结构222时，图案化光刻胶层220的形成得以对位第一对准标记112a之间的范围，确保通过掩模结构222所形成的所述内部标记及/或形成在其他区域的互连结构形成在预计的位置。并且，在本实施例中，系先形成填充材料层212，并在施行所述平坦化制作工艺后形成填满沟槽116a的填充层214，如此，同样能有效地降低沟槽116a的深度T1。因此，在本实施例中，后续形成的图案化光刻胶层220同样得以形成在掩模结构222的平坦顶面218a上，提升所述内部标记的对准精确度，进而形成操作表现更为优化的半导体器件30。

请先参照图8，所绘示者为本发明第四实施例中半导体器件40的制作方法的示意图。本实施例的制作方法在前端制作中与前述第三实施例的制作方法大体相同，相同之处容不再赘述。本实施例的制作方法与前述第三实施例的制作方法的差异处在于，本实施例的填充材料层(未绘示)包括负性光刻胶(NPR，Negative Photoresist)材料，但不以此为限。

在此设置下，即可省略前述第三实施例中的平坦化制作工艺，通过微影制作工艺部分曝光所述填充材料层，并在施行清洗制作工艺后形成同样填满沟槽116a的填充层232。填充层232同样具有平整的平坦顶面232a，且填充层232的最顶顶面与堆叠层结构116的顶面齐平。后续，继续在填充层232及堆叠层结构116上形成有机底层234、硅硬掩模底部抗反射涂层236及图案化光刻胶层238，并由有机底层234、硅硬掩模底部抗反射涂层236及图案化光刻胶层238共同组成掩模结构240。图案化光刻胶层238在垂直衬底100表面的所述方向上同样重叠沟槽116a，并落在下方的第一对准标记112a(即所述零层标记或所述外部标记)的范围之外。

而后，通过掩模结构240进行图案化制作工艺，将图案化光刻胶层238的图案转移到下方的膜层内，而在衬底100上形成第二对准标记(未绘示)，系为内部标记。所述内部标记在垂直衬底100表面的所述方向上不重叠下方的第一对准标记112a，例如可以位在相邻的第一对准标记112a之间，且与第一对准标记112a分别位在不同膜层内，但不以此为限。而后，在所述第二对准标记形成后，完全移除掩模结构240与填充层232，并暴露出下方的第一对准标记112a，以完成本实施例中半导体器件40的制作。

依据本实施例中半导体器件40的制作方法，同样系先在第三电介质层108中形成所述零层标记或所述外部标记(即第一对准标记112a)，使得后续在形成掩模结构240时，图案化光刻胶层238的形成得以对位第一对准标记112a之间的范围，确保通过掩模结构240所形成的所述内部标记及/或形成在其他区域的互连结构形成在预计的位置。并且，在本实施例中，系直接形成包括负性光刻胶材料的填充层232，因而在制作工艺更为简化的条件下，有效地降低沟槽116a的深度T1。在本实施例中，图案化光刻胶层238同样得以形成在掩模结构240的平坦顶面236a上，提升所述内部标记的对准精确度，进而形成操作表现更为优化的半导体器件40。

请先参照图9，所绘示者为本发明第五实施例中半导体器件50的制作方法的示意图。本实施例的制作方法在前端制作中与前述实施例的制作方法大体相同，相同之处容不再赘述。本实施例的制作方法与前述实施例的制作方法的差异处在于，缩小堆叠层结构244中绝缘层242的厚度。

详细来说，如图9所示，在金属层112上形成绝缘层242，并由金属层112及绝缘层242共同组成本实施例的堆叠层结构244。接着，形成依序贯穿绝缘层242及金属层112的沟槽244a。由于在本实施例中系尽可能地缩小绝缘层242的厚度，例如是使绝缘层242的厚度约等于蚀刻停止层106的厚度，或是使绝缘层242的厚度大于等于零，但小于蚀刻停止层106的厚度，本实施例的沟槽244a具有相对较小的深度T4。

然后，再如图9所示，在堆叠层结构244上重新共型地形成填充层246，并部分填入沟槽244a内。也就是说，部分的填充层246形成在沟槽244a内，而另一部分的填充层246则形成在沟槽244a外并覆盖在堆叠层结构244的顶面上。填充层246的最顶顶面高于堆叠层结构244的顶面。在一实施例中，填充层246例如包括一绝缘材料，如氧化硅、氮化硅等，优选地包括相同于绝缘层242的材料如四乙氧基硅烷，但不以此为限。由于填充层246具有相对较大的厚度T5，例如是约为200纳米至300纳米，优选为至少250纳米，在填充层246形成后，能至少部分地降低沟槽244a的深度T4。同时，覆盖在堆叠层结构244上的填充层246可辅助增加绝缘层242的厚度，使得堆叠层结构244及其上方的填充层246可共同达到相对较大的厚度T6，例如是约为400纳米至450纳米，但不以此为限。

在此设置下，后续形成的有机底层248直接接触填充层246，填满沟槽244a剩余的空间并进一步覆盖在堆叠层结构244的顶面上。有机底层248及其上形成的硅硬掩模底部抗反射涂层250则皆具有整体平整的平坦顶面，而图案化光刻胶层252则形成在硅硬掩模底部抗反射涂层250的平坦顶面250a上，并由有机底层248、硅硬掩模底部抗反射涂层250及图案化光刻胶层252共同组成掩模结构254。其中，图案化光刻胶层252在垂直衬底100表面的所述方向上同样重叠沟槽244a，并落在下方的第一对准标记112a(即所述零层标记或所述外部标记)的范围之外。

而后，通过掩模结构254进行图案化制作工艺，将图案化光刻胶层252的图案转移到下方的膜层内，而在衬底100上形成第二对准标记(未绘示)，系为内部标记。所述内部标记在垂直衬底100表面的所述方向上不重叠下方的第一对准标记112a，例如可以位在相邻的第一对准标记112a之间，且与第一对准标记112a分别位在不同膜层内，但不以此为限。而后，在所述第二对准标记形成后，完全移除掩模结构254与填充层246，并暴露出下方的第一对准标记112a，以完成本实施例中半导体器件50的制作。

依据本实施例中半导体器件50的制作方法，同样系先在第三电介质层108中形成所述零层标记或所述外部标记(即第一对准标记112a)，使得后续在形成掩模结构254时，图案化光刻胶层252的形成得以对位第一对准标记112a之间的范围，确保通过掩模结构254所形成的所述内部标记及/或形成在其他区域的互连结构形成在预计的位置。并且，在本实施例中，由于同步减少堆叠层结构244的厚度，并额外形成填充层246来降低沟槽244a的深度T4，后续形成的图案化光刻胶层252得以形成在掩模结构254的平坦顶面250a上，提升所述内部标记的对准精确度，进而形成操作表现更为优化的半导体器件50。

请先参照图10，所绘示者为本发明第六实施例中半导体器件60的制作方法的示意图。本实施例的制作方法与前述实施例的制作方法大体相同，相同之处容不再赘述。本实施例的制作方法与前述实施例的制作方法的差异处在于，形成具有凹陷顶面的多个第一对准标记112a。

详细来说，在形成如图1所示的金属层112后，通过另一掩模层(未绘示)进行另一蚀刻制作工艺，部分移除绝缘层114及部分移除形成在穿孔110外的金属层112，以在堆叠层结构116内形成依序贯穿绝缘层114及金属层112的沟槽116a。并且，通过控制所述另一蚀刻制作工艺的蚀刻条件，如蚀刻时间或蚀刻选择比等，使得位在穿孔110内的金属层112具有凹陷顶面112b，并形成第一对准标记132，系为零层标记或外部标记，用来在后续制作工艺中对准所需形成的掩模结构(未绘示)，使得后续需形成的互连结构得以形成在预计的位置。然后，完全移除所述另一掩模层。

在后续的制作工艺中，则可在沟槽116a内继续形成如图4所示的填充层202、形成如图7所示的填充层214、形成如图8所示的填充层232、或形成如图9所示的填充层246等，同样能有效地降低沟槽116a的深度。而后，同样形成掩模结构(未绘示,包括有机底层、硅硬掩模底部抗反射涂层及图案化光刻胶层)、通过所述掩模结构进行图案化制作工艺，将所述图案化光刻胶层的图案转移到下方的膜层内，而在衬底100上、不重叠下方的第一对准标记112a的位置形成第二对准标记(未绘示)，系为内部标记。

在此设置下，本实施例中半导体器件60的制作方法，同样能确保通过所述掩模结构所形成的所述内部标记及/或形成在其他区域的互连结构形成在预计的位置，形成操作表现更为优化的半导体器件60。

整体来说，本发明的半导体器件的制作方法系通过额外形成填充层，至少部分减少位在对准区内的沟槽的深度，达到改善所述对准区因所述沟槽过深所产生的斜坡及台阶问题，使得后续形成的光刻胶层得以形成在平坦顶面上，提升所形成的内部标记的对准精确度。如此，通过本发明的制作方法所形成的半导体器件得以达到更为优化的操作表现，有效提升相关半导体器件的效能及可靠度。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。