半导体结构及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

但是，在动态随机存储器等半导体结构中，所有的字线都位于同一水平高度，由于相邻字线之间的间隔较窄，从而导致相邻字线之间耦合效应较强。当一条字线被选定开启时，由于强烈的耦合效应，会导致相邻字线的瞬间开启，最终可能引起电容泄露、甚至是读写失败等问题，严重影响存储器的性能。

因此，如何降低相邻字线之间的耦合效应，从而改善存储器的性能，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的半导体结构及其形成方法，用于降低相邻字线之间的耦合效应，从而改善存储器的性能，提高存储器的良率。

根据一些实施例，本公开提供了一种半导体结构，包括：衬底；多个有源柱，位于所述衬底内，所述多个有源柱沿第一方向和第二方向呈阵列排布，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交；多条字线，多条所述字线沿所述第一方向间隔排布，每条所述字线沿所述第二方向延伸、且连续包覆沿所述第二方向排布的多个所述有源柱的部分侧壁，在沿垂直于所述衬底的顶面的方向上，任意相邻的两条所述字线至少部分错开设置。

在一些实施例中，所述多条字线中的部分所述字线为第一字线、且部分所述字线为第二字线；对于沿所述第一方向排布的多个所述有源柱，所述第一字线包覆第一奇偶性序列的所述有源柱的部分侧壁，所述第二字线包覆第二奇偶性序列的所述有源柱的部分侧壁。

在一些实施例中，所述第一字线的顶面位于所述第二字线的底面之下；或者，所述第一字线的顶面位于所述第二字线的底面之上、且所述第一字线的顶面位于所述第二字线的顶面之下。

在一些实施例中，所述第一字线的顶面位于所述第二字线的底面之下，所述第一字线的顶面与所述第二字线的底面之间具有预设间隙，且在沿垂直于所述衬底的顶面的方向上，所述预设间隙的宽度为所述第一字线的尺寸的1/4～1/2。

在一些实施例中，所述有源柱包括沿垂直于所述衬底的顶面的方向依次排布的源极区、沟道区和漏极区，每条所述字线连续包覆沿所述第二方向排布的多个所述有源柱的所述沟道区；所述半导体结构还包括：多条位线，位于所述衬底内，所述多条位线沿所述第二方向间隔排布，每条所述位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述有源柱的所述源极区接触电连接。

在一些实施例中，还包括：绝缘层，覆盖于所述源极区的侧壁；栅极介质层，覆盖于所述沟道区的侧壁和所述漏极区的侧壁，所述字线位于所述沟道区上的所述栅极介质层的表面；隔离层，位于相邻的所述有源柱之间，且覆盖所述绝缘层的表面、所述字线的表面和所述漏极区侧壁的所述栅极介质层的表面。

在一些实施例中，在沿垂直于所述衬底的顶面的方向上，多条所述字线的尺寸均相等。

在一些实施例中，多条所述字线中的部分所述字线为第一字线、部分所述字线为第二字线、且部分所述字线为第三字线；对于沿所述第一方向排布的多个所述有源柱，所述第一字线包覆第3n位的所述有源柱的部分侧壁，所述第二字线包覆第3n+1位的所述有源柱的部分侧壁，所述第三字线包覆第3n+2位的所述有源柱的部分侧壁，其中，n为大于或者等于0的整数。

根据另一些实施例，本公开还提供了一种半导体结构的形成方法，包括：提供衬底；于所述衬底内形成多个有源柱，所述多个有源柱沿第一方向和第二方向呈阵列排布，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交；以及形成多条字线，多条所述字线沿所述第一方向间隔排布，每条所述字线沿所述第二方向延伸、且连续包覆沿所述第二方向排布的多个所述有源柱的部分侧壁，在沿垂直于所述衬底的顶面的方向上，任意相邻的两条所述字线至少部分错开设置。

在一些实施例中，于所述衬底内形成所述多个有源柱，包括：刻蚀所述衬底，形成多个第一沟槽，所述多个第一沟槽沿所述第二方向间隔排布，每个所述第一沟槽沿所述第一方向延伸；形成填充满所述多个第一沟槽的第一填充层；以及刻蚀所述衬底，形成多个第二沟槽，所述多个第二沟槽沿所述第一方向间隔排布，每个所述第二沟槽沿所述第二方向延伸。

在一些实施例中，在形成所述多个有源柱之后，在形成所述多条字线之前，还包括：形成覆盖所述多个有源柱的顶面和侧面的绝缘层；于所述衬底内形成多条位线，所述多条位线沿所述第二方向间隔排布，每条所述位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述有源柱的底部接触电连接。

在一些实施例中，所述有源柱的材料为硅，采用硅金属化工艺形成所述多条位线。

在一些实施例中，所述多条字线中的部分所述字线为第一字线、且部分所述字线为第二字线；对于沿所述第一方向排布的多个所述有源柱，所述第一字线包覆第一奇偶性序列的所述有源柱的部分侧壁，所述第二字线包覆第二奇偶性序列的所述有源柱的部分侧壁。

在一些实施例中，形成所述多条字线，包括：形成所述多条字线，包括：形成填充满所述第二沟槽、并覆盖所述绝缘层表面的隔离层；刻蚀部分的所述绝缘层，形成位于所述第二奇偶性序列的所述有源柱与所述隔离层之间的第二凹槽；形成位于所述第二凹槽内的第二字线；刻蚀部分的所述绝缘层，形成位于所述第一奇偶性序列的所述有源柱与所述隔离层之间的第一凹槽，所述第一凹槽的深度与所述第二凹槽的深度不同；形成位于所述第一凹槽内的第一字线，在沿垂直于所述衬底的顶面的方向上，所述第二字线与所述第一字线错开设置。

在一些实施例中，形成位于所述第二凹槽内的第二字线，包括：形成填充满所述第二凹槽的初始第二字线；回刻蚀部分的所述初始第二字线，形成所述第二字线、以及位于所述第二字线上方的第三凹槽；形成填充满所述第三凹槽的第二填充层。

在一些实施例中，所述第一凹槽的底面位于所述第二凹槽的底面之上，且所述第一凹槽的底面位于所述第二字线的顶面之下；或者，所述第一凹槽的底面位于所述第二字线的顶面之上。

在一些实施例中，形成位于所述第一凹槽内的第一字线，包括：形成填充满所述第一凹槽的初始第一字线；回刻蚀部分的所述初始第一字线，形成所述第一字线、以及位于所述第一字线上方的第四凹槽；形成填充满所述第四凹槽的第三填充层。

在一些实施例中，形成所述多条字线，包括：形成填充满所述第二沟槽、并覆盖所述绝缘层表面的隔离层；刻蚀所述绝缘层，形成位于所述第二奇偶性序列的所述有源柱与所述隔离层之间的第二凹槽、以及所述第一奇偶性序列的所述有源柱与所述隔离层之间的第一凹槽，所述第一凹槽与所述第二凹槽的深度不同；于所述第二凹槽内形成第二字线、并于所述第一凹槽内形成第一字线，在沿垂直于所述衬底的顶面的方向上，所述第二字线与所述第一字线错开设置。

在一些实施例中，形成位于所述第二奇偶性序列的所述有源柱与所述隔离层之间的所述第二凹槽、以及所述第一奇偶性序列的所述有源柱与所述隔离层之间的所述第一凹槽，包括：刻蚀位于所述第二奇偶性序列的所述有源柱与所述隔离层之间的所述绝缘层，形成初始第二凹槽；刻蚀位于所述第一奇偶性序列的所述有源柱与所述隔离层之间的所述绝缘层以及所述初始第二凹槽底部的所述绝缘层，以分别形成所述第一凹槽和所述第二凹槽。

在一些实施例中，于所述第一凹槽内形成第一字线、并于所述第二凹槽内形成第二字线，包括：沉积填充满所述第一凹槽和所述第二凹槽的导电材料层；回刻蚀所述第二凹槽内的所述导电材料层；再次回刻蚀所述第二凹槽和所述第一凹槽内的所述导电材料层，残留于所述第二凹槽内的所述导电材料层形成所述第二字线、且残留于所述第一凹槽内的所述导电材料层形成所述第一字线。

本公开一些实施例提供的半导体结构及其形成方法，通过控制在沿垂直于所述衬底的顶面的方向上，任意相邻的两条所述字线至少部分错开设置，使得任意相邻的两条字线的高度不同，以减小相邻字线之间的正对面积，以达到降低相邻两条字线之间电容耦合效应的效果。另外，本公开仅需调整刻蚀工艺的次数，即可使得任意相邻的两条所述字线至少部分错开设置，制程工艺简单，易于实现和控制。

附图说明

附图1是本公开具体实施方式中半导体结构的俯视示意图；

附图2是本公开具体实施方式中半导体结构的截面示意图；

附图3是本公开具体实施方式中半导体结构的形成方法流程图；

附图4是本公开具体实施方式形成的半导体结构的俯视示意图；

附图5A-5N是本公开具体实施方式的一实施例在形成半导体结构的过程中主要的工艺示意图；

附图6A-6H是本公开具体实施方式的另一实施例在形成半导体结构的过程中主要的工艺示意图。

具体实施方式

下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体结构，附图1是本公开具体实施方式中半导体结构的俯视示意图，附图2是本公开具体实施方式中半导体结构的截面示意图，图2是图1沿a-a’方向的截面示意图。本具体实施方式中所述的半导体结构可以是但不限于存储器，例如DRAM。如图1和图2所示，所述半导体结构，包括：衬底20、多个有源柱12和多条字线。所述多个有源柱12位于所述衬底20内，所述多个有源柱12沿第一方向和第二方向呈阵列排布，所述第一方向a-a’和所述第二方向c-c’均为平行于所述衬底20的顶面201的方向，且所述第一方向a-a’与所述第二方向c-c’相交。多条所述字线沿所述第一方向a-a’间隔排布，每条所述字线沿所述第二方向c-c’延伸、且连续包覆沿所述第二方向c-c’排布的多个所述有源柱12的部分侧壁，在沿垂直于所述衬底20的顶面201的方向上，任意相邻的两条所述字线至少部分错开设置。

例如，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底为硅衬底为例进行说明。在其他实施例中，所述衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20包括所述顶面201、以及与所述顶面相对的底面202。多个所述有源柱12在所述衬底20内沿所述第一方向a-a’和所述第二方向c-c’呈阵列排布，每个所述有源柱12沿垂直于所述衬底20的顶面201的方向延伸。多条所述字线均位于所述衬底20内部，每条所述字线沿所述第二方向c-c’延伸、且连续包覆沿所述第二方向c-c’排布的多个所述有源柱12的部分侧壁，多条所述字线沿所述第一方向a-a’间隔排布。所述的相交可以是垂直相交，也可以是倾斜相交，本具体实施方式以所述相交为垂直相交为例进行说明。

本具体实施方式通过控制在沿垂直于所述衬底20的顶面201的方向上，任意相邻的两条所述字线至少部分错开设置，使得任意相邻的两条所述字线处于不同的水平高度，从而减小任意相邻的两条所述字线之间的正对面积，从而降低了任意相邻字线之间的电容耦合效应，使得在相邻的两条所述字线中的一条所述字线被选定开启时、另一条所述字线不会因电容耦合效应而开启，减少甚至是避免了相邻存储单元之间的漏电问题，从而改善了半导体结构的电性能。

在一些实施例中，所述多条字线中的部分所述字线为第一字线111、且部分所述字线为第二字线112；对于沿所述第一方向a-a’排布的多个所述有源柱12，所述第一字线111包覆第一奇偶性序列的所述有源柱12的部分侧壁，所述第二字线112包覆第二奇偶性序列的所述有源柱12的部分侧壁。

例如，所述第一奇偶性序列可以是奇数序列，所述第二奇偶性序列可以是偶数序列。相应地，所述第一字线111包覆第一奇偶性序列的所述有源柱12的部分侧壁，所述第二字线112包覆第二奇偶性序列的所述有源柱12的部分侧壁是指，在对沿所述第一方向a-a’排布的多个所述有源柱12依次排序之后，位于奇数位的所述有源柱12的部分侧壁被所述第一字线111包覆，位于偶数位的所述有源柱12的部分侧壁被所述第二字线112包覆。在沿垂直于所述衬底20的顶面201的方向上，所述第一字线111与所述第二字线112至少部分错开设置。当然，所述第一奇偶性序列也可以是偶数序列，所述第二奇偶性序列也可以是奇数序列。例如，所述第一字线111沿垂直于所述衬底20的顶面201方向上的投影与所述第二字线112沿垂直于所述衬底20的顶面201方向上的投影可以交替排布，从而有助于简化所述字线的形成工艺，降低所述半导体结构的制造难度。

在一些实施例中，所述第一字线111的顶面位于所述第二字线112的底面之下；或者，所述第一字线111的顶面位于所述第二字线112的底面之上、且所述第一字线111的顶面位于所述第二字线112的顶面之下。

例如，在一些实施例中，所述第一字线111的顶面位于所述第二字线112的底面之下，即所述第一字线111与所述第二字线112在沿垂直于所述衬底20的顶面201的方向上完全错开设置，所述第一字线111与所述第二字线112在沿垂直于所述衬底20的顶面201的方向上完全不重叠，从而最大程度降低相邻的所述第一字线111与所述第二字线112之间的电容耦合效应。在另一些实施例中，所述第一字线111的顶面位于所述第二字线112的底面之上、且所述第一字线111的顶面位于所述第二字线112的顶面之下，即所述第一字线111与所述第二字线112在沿垂直于所述衬底20的顶面201的方向上部分错开设置，所述第一字线111与所述第二字线112在沿垂直于所述衬底20的顶面201的方向上部分重叠，从而在降低相邻的所述第一字线111与所述第二字线112之间的电容耦合效应的同时，有助于减小所述半导体结构的尺寸。

在一些实施例中，在沿垂直于所述衬底20的顶面201的方向上，多条所述字线的尺寸均相等。

例如，在沿垂直于所述衬底20的顶面201的方向上，所有所述第一字线111的尺寸均相等，所有所述第二字线112的尺寸也均相等，且任意一条所述第一字线111的尺寸与任意一条所述第二字线112的尺寸也相等。通过控制所有所述字线的尺寸均相等，能够控制所有所述字线的内阻相等，从而简化所述半导体结构的控制操作。

当所述第一字线111与所述第二字线112在沿垂直于所述衬底20的顶面201的方向上完全不重叠，所述第一字线111的顶面与所述第二字线112的底面之间的所述预设间隙的宽度不宜过大，否则会导致所述半导体结构的尺寸以及制造成本的增加。在一些实施例中，所述第一字线111的顶面位于所述第二字线112的底面之下，所述第一字线111的顶面与所述第二字线112的底面之间具有预设间隙，且在沿垂直于所述衬底20的顶面201的方向上，所述预设间隙的宽度为所述第一字线111的尺寸的1/4～1/2。此处，所述第一字线111的尺寸可以是所述第一字线111沿垂直于所述衬底20的顶面201的方向上的高度。

在一些实施例中，所述有源柱12包括沿垂直于所述衬底20的顶面201的方向依次排布的源极区、沟道区和漏极区，每条所述字线连续包覆沿所述第二方向c-c’排布的多个所述有源柱12的所述沟道区；所述半导体结构还包括：多条位线10，位于所述衬底20内，所述多条位线10沿所述第二方向c-c’间隔排布，每条所述位线10沿所述第一方向a-a’延伸、且与沿所述第一方向a-a’排布的多个所述有源柱12的所述源极区接触电连接。

例如，如图1和图2所示，所述衬底20内包括多条所述位线10，所述位线10位于所述字线的下方。每条所述位线10沿所述第一方向a-a’延伸，多条所述位线10沿所述第二方向c-c’间隔排布。每条所述位线10与沿所述第一方向a-a’排布的多个所述有源柱12的所述源极区接触电连接。

在一些实施例中，所述半导体结构还包括：绝缘层15，覆盖于所述源极区的侧壁；栅极介质层14，覆盖于所述沟道区的侧壁和所述漏极区的侧壁，所述字线位于所述沟道区上的所述栅极介质层14的表面；隔离层13，位于相邻的所述有源柱12之间，且覆盖所述绝缘层15的表面、所述字线的表面和所述漏极区侧壁的所述栅极介质层14的表面。

例如，所述隔离层13用于电性隔离相邻的所述字线，例如通过所述隔离层13电性隔离沿所述第一方向a-a’相邻的所述第一字线111和所述第二字线112。所述隔离层13的材料可以是但不限于氮化物材料，例如氮化硅。所述绝缘层15覆盖于所述源极区的侧壁以及所述位线10的部分顶面，所述隔离层13覆盖所述绝缘层15的表面和所述位线10的部分顶面，通过所述绝缘层15和所述隔离层13电性隔离所述字线和所述位线10。所述绝缘层15的材料可以是但不限于氧化物材料，例如二氧化硅。

本具体实施方式是以多条所述字线中的部分所述字线为第一字线、部分所述字线为第二字线为例进行说明。在其他具体实施方式中，多条所述字线中的部分所述字线为第一字线、部分所述字线为第二字线、且部分所述字线为第三字线；对于沿所述第一方向排布的多个所述有源柱12，所述第一字线包覆第3n位的所述有源柱12的部分侧壁，所述第二字线包覆第3n+1位的所述有源柱12的部分侧壁，所述第三字线包覆第3n+2位的所述有源柱12的部分侧壁，其中，n为大于或者等于0的整数。

例如，在其他具体实施方式中，通过设置所述第一字线、所述第二字线和所述第三字线，且所述第一字线、所述第二字线、所述第三字线沿所述第一方向交替排布，在沿垂直于所述衬底20的顶面201的方向上，所述第一字线、所述第二字线、所述第三字线中任意两者均至少部分错开设置，即在沿垂直于所述衬底20的顶面201的方向上，所述第一字线、所述第二字线和所述第三字线的水平高度均不同。通过设置水平高度均不同的所述第一字线、所述第二字线和所述第三字线，在减小相邻所述有源柱12上的所述字线之间的耦合效应的同时，还有助于提高所述半导体结构的集成度。

本具体实施方式还提供了一种半导体结构的形成方法，附图3是本公开具体实施方式中半导体结构的形成方法流程图，附图4是本公开具体实施方式形成的半导体结构的俯视示意图，附图5A-5N是本公开具体实施方式的一实施例在形成半导体结构的过程中主要的工艺示意图，附图6A-6H是本公开具体实施方式的另一实施例在形成半导体结构的过程中主要的工艺示意图。图5A-图5N、以及图6A-图6H分别从图4中的a-a’方向、b-b’方向、c-c’方向和d-d’方向这四个方向示出了所述半导体结构在形成过程中的主要工艺截面示意图，以清楚的表明所述半导体结构的形成工艺。本具体实施方式形成的半导体结构的示意图可以参见图1和图2。本具体实施方式中所述的半导体结构可以是但不限于存储器，例如DRAM。如图3-图4、图5A-图5N、以及图6A-图6H所示，所述半导体结构的形成方法，包括以下步骤S31至步骤S33。

步骤S31，提供衬底20，如图5A所示。

例如，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底为硅衬底为例进行说明。在其他实施例中，所述衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20包括所述顶面201、以及与所述顶面相对的底面202。

步骤S32，于所述衬底20内形成多个有源柱12，所述多个有源柱12沿第一方向a-a’和第二方向c-c’呈阵列排布，所述第一方向a-a’和所述第二方向c-c’均为平行于所述衬底20的顶面201的方向，且所述第一方向a-a’与所述第二方向c-c’相交。

在一些实施例中，于所述衬底20内形成所述多个有源柱12，包括：刻蚀所述衬底20，形成多个第一沟槽，所述多个第一沟槽沿所述第二方向c-c’间隔排布，每个所述第一沟槽沿第三方向b-b’延伸；形成填充满所述多个第一沟槽的第一填充层21，如图5B所示；以及刻蚀所述衬底20，形成多个第二沟槽23，所述多个第二沟槽沿所述第一方向a-a’间隔排布，每个所述第二沟槽沿第四方向d-d’延伸，如图5C所示。由此，第一沟槽和第二沟槽交叉定义出多个有源柱12，如图5C所示。其中，所述第三方向b-b’与所述第一方向a-a’平行，所述第四方向d-d’与所述第二方向c-c’平行。因此，也可以说，每个所述第一沟槽沿第一方向a-a’延伸，每个所述第二凹槽沿所述第二方向c-c’延伸。

例如，可以采用SADP(Self-aligned Double Patterning，自对准双重图形)工艺或者是SAQP(Self-aligned Quardruple Patterning，自对准四重图形)工艺、结合干法刻蚀工艺沿垂直于所述衬底20的顶面201的方向刻蚀所述衬底20，形成用于隔离相邻位线的所述第一沟槽。所述多个第一沟槽沿所述第二方向c-c’间隔排布，每个所述第一沟槽沿所述第一方向a-a’延伸。之后，沉积氧化物材料(例如二氧化硅)等绝缘材料于所述第一沟槽内，形成所述第一填充层21，如图5B所示。所述第一填充层21后续用于电性隔离相邻的所述位线。接着，形成图案化的第一掩膜层22于所述衬底20的所述顶面201，沿所述第一掩膜层22继续向下刻蚀所述衬底20，形成用于隔离相邻字线的所述第二沟槽23，如图5C所示。由于后续形成的所述位线位于所述字线下方，因此，为了便于后续充分隔离相邻的所述位线，在一实施例中，在沿垂直于所述衬底20的顶面201的方向上，所述第一沟槽的深度大于所述第二沟槽23的深度(即所述第二沟槽23的底面位于所述第一沟槽的底面之下)。

在一些实施例中，在形成所述多个有源柱12之后，在形成所述多条字线之前，还包括：形成覆盖所述多个有源柱12的顶面和侧面的绝缘层15；于所述衬底20内形成多条位线10，所述多条位线10沿所述第二方向c-c’间隔排布，每条所述位线10沿所述第一方向a-a’延伸、且与沿所述第一方向a-a’排布的多个所述有源柱12的底部接触电连接，如图5D所示。

在一些实施例中，所述有源柱12的材料为硅，采用硅金属化工艺形成所述多条位线10。

例如，在形成所述第二沟槽23之后，沉积覆盖所述有源柱12的顶面和侧面的所述绝缘层15，其中，所述绝缘层15的材料可以是但不限于氧化物材料(例如二氧化硅)。所述绝缘层15用于在后续形成所述位线10的过程中保护所述有源柱12，避免所述有源柱遭受损伤。然后，沿所述第二沟槽23继续刻蚀所述衬底20，形成位于所述第二沟槽23下方、且与所述第二沟槽23连通的位线凹槽。在沿所述第一方向a-a’上，所述位线凹槽的宽度大于所述第二沟槽23的宽度。然后，在所述位线凹槽内沉积钛、钴、镍等材料形成的金属层，进而，采用硅金属化工艺形成沿所述第一方向a-a’延伸的所述位线10。

步骤S33，形成多条字线，多条所述字线沿所述第一方向a-a’间隔排布，每条所述字线沿所述第二方向c-c’延伸、且连续包覆沿所述第二方向c-c’排布的多个所述有源柱12的部分侧壁，在沿垂直于所述衬底20的顶面201的方向上，任意相邻的两条所述字线至少部分错开设置。

在一些实施例中，所述多条字线中的部分所述字线为第一字线111、且部分所述字线为第二字线112；对于沿所述第一方向a-a’排布的多个所述有源柱12，所述第一字线111包覆第一奇偶性序列的所述有源柱12的部分侧壁，所述第二字线112包覆第二奇偶性序列的所述有源柱12的部分侧壁。

例如，所述第一奇偶性序列可以是奇数序列，所述第二奇偶性序列可以是偶数序列。相应地，所述第一字线111包覆第一奇偶性序列的所述有源柱12的部分侧壁，所述第二字线112包覆第二奇偶性序列的所述有源柱12的部分侧壁是指，在对沿所述第一方向a-a’排布的多个所述有源柱12依次排序之后，位于奇数位的所述有源柱12的部分侧壁被所述第一字线111包覆，位于偶数位的所述有源柱12的部分侧壁被所述第二字线112包覆。在沿垂直于所述衬底20的顶面201的方向上，所述第一字线111与所述第二字线112至少部分错开设置。当然，所述第一奇偶性序列也可以是偶数序列，所述第二奇偶性序列也可以是奇数序列。例如，所述第一字线111沿垂直于所述衬底20的顶面201方向上的投影与所述第二字线112沿垂直于所述衬底20的顶面201方向上的投影可以交替排布，从而有助于简化所述字线的形成工艺，降低所述半导体结构的制造难度。

在一些实施例中，形成所述多条字线，包括：形成填充满所述第二沟槽23、并覆盖所述绝缘层15表面的隔离层13，如图5E所示；刻蚀部分的所述绝缘层15，形成位于所述第二奇偶性序列的所述有源柱12与所述隔离层13之间的第二凹槽25，如图5G所示；形成位于所述第二凹槽25内的第二字线112，如图5I所示；刻蚀部分的所述绝缘层15，形成位于所述第一奇偶性序列的所述有源柱12与所述隔离层13之间的第一凹槽30，所述第一凹槽30的深度与所述第二凹槽25的深度不同，如图5L所示；形成位于所述第一凹槽30内的第一字线111，在沿垂直于所述衬底20的顶面201的方向上，所述第二字线112与所述第一字线111错开设置。

在一些实施例中，形成位于所述第二凹槽25内的第二字线112，包括：形成填充满所述第二凹槽25的初始第二字线26，如图5H所示；回刻蚀部分的所述初始第二字线26，形成所述第二字线112、以及位于所述第二字线112上方的第三凹槽27，如图5I所示；形成填充满所述第三凹槽27的第二填充层28，如图5J所示。

在一些实施例中，形成位于所述第一凹槽30内的第一字线111，包括：形成填充满所述第一凹槽30的初始第一字线；回刻蚀部分的所述初始第一字线，形成所述第一字线111、以及位于所述第一字线111上方的第四凹槽31，如图5M所示；形成填充满所述第四凹槽31的第三填充层32如图5N所示。

举例来说，在一些实施例中，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积氮化物(例如氮化硅)等绝缘材料于所述第二沟槽23内，形成所述隔离层13，经化学机械研磨(CMP)之后，得到如图5E所示的结构。之后，形成第二掩膜层24于所述衬底20的顶面201，如图5F所示。所述第二掩膜层24中具有暴露部分所述绝缘层15、至少部分所述隔离层13和按照所述第二奇偶性序列排布的多个所述有源柱12的顶面的第一刻蚀窗口241。所述第二掩膜层24的材料可以是碳等有机掩膜材料。接着，采用选择性湿法刻蚀工艺、沿所述第一刻蚀窗口241向下刻蚀部分的所述绝缘层15，形成位于所述第二奇偶性序列的所述有源柱12与所述隔离层13之间的第二凹槽25，如图5G所示。之后，采用原位氧化工艺氧化所述第二凹槽25的侧壁，于按照所述第二奇偶性序列排布的多个所述有源柱12的侧面形成栅极介质层14。采用原子层沉积等方法沉积TiN等导电材料于所述第二凹槽25内，形成填充满所述第二凹槽25、并覆盖所述栅极介质层14的侧壁和所述隔离层13的侧壁的所述初始第二字线26，经化学机械研磨工艺之后，形成如图5H所示的结构。然后，回刻蚀部分的所述初始第二字线26，形成所述第二字线112、以及位于所述第二字线112上方的第三凹槽27，如图5I所示。之后，填充氮化物(例如氮化硅)等绝缘材料于所述第三凹槽27，经化学机械研磨之后形成如图5J所示的所述第二填充层28。

接着，形成第三掩膜层29于所述衬底20的顶面，如图5K所示。所述第三掩膜层29中具有暴露部分所述绝缘层15、至少部分所述隔离层13和按照所述第一奇偶性序列排布的多个所述有源柱12的顶面的第二刻蚀窗口291。接着，采用选择性湿法刻蚀工艺、沿所述第二刻蚀窗口291向下刻蚀部分的所述绝缘层15，形成位于所述第一奇偶性序列的所述有源柱12与所述隔离层13之间的第一凹槽30，如图5L所示。之后，采用原位氧化工艺氧化所述第一凹槽30的侧壁，于按照所述第一奇偶性序列排布的多个所述有源柱12的侧面形成栅极介质层14。采用原子层沉积等方法沉积TiN等导电材料于所述第一凹槽30内，形成填充满所述第一凹槽30、并覆盖所述栅极介质层14的侧壁和所述隔离层13的侧壁的所述初始第一字线，经化学机械研磨工艺之后，使得所述初始第一字线的顶面与所述隔离层13的顶面平齐。然后，回刻蚀部分的所述初始第一字线，形成所述第一字线111、以及位于所述第一字线111上方的第四凹槽31，如图5M所示。之后，填充氮化物(例如氮化硅)等绝缘材料于所述第四凹槽31，经化学机械研磨之后形成如图5N所示的所述第三填充层32。

在一些实施例中，所述第一凹槽30的底面位于所述第二凹槽25的底面之上，且所述第一凹槽25的底面位于所述第二字线112的顶面之下，从而使得形成的所述第一字线111的底面位于所述第二字线112的底面之上、且所述第一字线111的底面位于所述第二字线112的顶面下，即所述第一字线111与所述第二字线112仅部分重叠。在另一些实施例中，所述第一凹槽25的底面位于所述第二字线112的顶面之上，从而使得所述第一字线的底面位于所述第二字线112的底面之上，即所述第一字线111与所述第二字线112不重叠。

在另一些实施例中，形成所述多条字线，包括：形成填充满所述第二沟槽23、并覆盖所述绝缘层15表面的隔离层23；刻蚀所述绝缘层23，形成位于所述第二奇偶性序列的所述有源柱12与所述隔离层23之间的第二凹槽25、以及所述第一奇偶性序列的所述有源柱12与所述隔离层23之间的第一凹槽30，所述第一凹槽30与所述第二凹槽25的深度不同，如图6C所示；于所述第二凹槽25内形成第二字线112、并于所述第一凹槽30内形成第一字线111，在沿垂直于所述衬底20的顶面201的方向上，所述第二字线112与所述第一字线111错开设置，如图6G所示。

在一些实施例中，形成位于所述第二奇偶性序列的所述有源柱12与所述隔离层23之间的所述第二凹槽25、以及所述第一奇偶性序列的所述有源柱12与所述隔离层23之间的所述第一凹槽30，包括：刻蚀位于所述第二奇偶性序列的所述有源柱12与所述隔离层23之间的所述绝缘层15，形成初始第二凹槽65，如图6B所示；刻蚀位于所述第一奇偶性序列的所述有源柱12与所述隔离层23之间的所述绝缘层15以及所述初始第二凹槽65底部的所述绝缘层15，以分别形成所述第一凹槽30和所述第二凹槽25，如图6C所示。

在一些实施例中，于所述第一凹槽30内形成第一字线111、并于所述第二凹槽25内形成第二字线112，包括：沉积填充满所述第一凹槽30和所述第二凹槽25的导电材料层60；回刻蚀所述第二凹槽25内的所述导电材料层60；再次回刻蚀所述第二凹槽25和所述第一凹槽30内的所述导电材料层60，残留于所述第二凹槽25内的所述导电材料层60形成所述第二字线112、且残留于所述第一凹槽30内的所述导电材料层60形成所述第一字线111。

举例来说，在另一些实施例中，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积氮化物(例如氮化硅)等绝缘材料于所述第二沟槽23内，形成所述隔离层13，经化学机械研磨(CMP)之后，使得所述隔离层13的顶面与所述有源柱12的顶面平齐。之后，形成第二掩膜层24于所述衬底20的顶面201，如图6A所示。所述第二掩膜层24中具有暴露部分所述绝缘层15、至少部分所述隔离层13和按照所述第二奇偶性序列排布的多个所述有源柱12的顶面的第一刻蚀窗口241。所述第二掩膜层24的材料可以是碳等有机掩膜材料。接着，采用选择性湿法刻蚀工艺、沿所述第一刻蚀窗口241向下刻蚀部分的所述绝缘层15，形成位于所述第二奇偶性序列的所述有源柱12与所述隔离层13之间的初始第二凹槽65，如图6B所示。接着，去除所述第二掩膜层24，采用选择性湿法刻蚀工艺刻蚀位于所述第一奇偶性序列的所述有源柱12与所述隔离层23之间的所述绝缘层15、并继续刻蚀所述初始第二凹槽65底部的所述绝缘层15，以分别形成所述第一凹槽30和所述第二凹槽25，如图6C所示。之后，采用原位氧化工艺氧化所述第一凹槽30的侧壁和所述第二凹槽25的侧壁，于按照所述第一奇偶性序列排布的多个所述有源柱的侧面、以及按照所述第二奇偶性序列排布的多个所述有源柱12的侧面均形成栅极介质层14。

同时沉积TiN等导电材料于所述第一凹槽30内和所述第二凹槽25内，形成填充满所述第一凹槽30和所述第二凹槽25的所述导电材料层60，经化学机械研磨之后，使得所述导电材料层60的顶面与所述有源柱12的顶面平齐，如图6D所示。接着，形成第四掩膜层62于所述衬底20的顶面201，所述第四掩膜层62中具有暴露按照所述第二奇偶性序列排布的多个所述有源柱12、部分所述导电材料层60和至少部分所述隔离层23的第三刻蚀窗口621，如图6E所示。沿所述第三刻蚀窗口621回刻蚀位于所述第二凹槽25内的部分所述导电材料层60，于所述第二凹槽25内形成第五凹槽63，如图6F所示。之后，回刻蚀所述第一凹槽30内的所述导电材料层60、并同时继续刻蚀所述第五凹槽63底部的所述导电材料层60，形成位于所述第一凹槽30底部的所述第一字线111、位于所述第一字线111上方的第四凹槽31、以及位于所述第二凹槽25底部的所述第二字线112、位于所述第二字线112上方的第三凹槽27，如图6G所示。之后，同时沉积氮化物(例如氮化硅)等绝缘材料于所述第四凹槽31和所述第三凹槽27，于所述第三凹槽27中形成第二填充层28、并同时于所述第四凹槽31中形成第三填充层32。

本具体实施方式一些实施例提供的半导体结构及其形成方法，通过控制在沿垂直于所述衬底的顶面的方向上，任意相邻的两条所述字线至少部分错开设置，使得任意相邻的两条字线的高度不同，以减小相邻字线之间的正对面积，以达到降低相邻两条字线之间电容耦合效应的效果。另外，本公开仅需调整刻蚀工艺的次数，即可使得任意相邻的两条所述字线至少部分错开设置，制程工艺简单，易于实现和控制。

以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和-润饰也应视为本公开的保护范围。