一种具有浮岛结构的SiC器件及制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种具有浮岛结构的SiC器件及制备方法。

背景技术

第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。由碳化硅制作的功率器件的绝缘击穿场强是Si的10倍，带隙是Si的3倍，并且SiC器件漂层的阻抗比Si器件低，不需要进行电导率调制就能够以MOSFET实现高耐压和低阻抗。

栅极氧化物是将 MOSFET（金属氧化物半导体场效应晶体管）的栅极端子与下面的源极和漏极端子以及晶体管导通时连接源极和漏极的导电通道分开的介电层。栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，因此栅极可以承受高达5 MV/cm 的横向电场，以调制沟道的电导。

栅极氧化层主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷。普遍认为在硅附近100nm厚的氧化层区是属于缺陷较多的区，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层的缺陷导致了栅极氧化层的耐压性能降低，而在JFET区的电场强度远高于其它区域的电场强度，所以在JFET区的栅极氧化层就比其它区域更容易发生击穿现象，JFET区的栅极氧化层被较强的电场击穿就会导致SiC器件失效。

发明内容

本发明的目的是提供一种具有浮岛结构的SiC器件及制备方法，该SiC器件通过P型浮岛层保护JFET区的栅极氧化层，防止栅极氧化层提前击穿，并且P型浮岛层还能够减少栅极和漏极的重叠面积，有利于减小C

一种具有浮岛结构的SiC器件，包括：至少一个P型浮岛层；

所述P型浮岛层嵌入漂移层；

所述P型浮岛层层叠设置。

优选地，所述漂移层包括：第一漂移层和第二漂移层；

所述第一漂移层位于衬底和所述第二漂移层之间并与衬底和所述第二漂移层邻接；

所述第二漂移层位于第一漂移层上方。

优选地，所述第一漂移层的掺杂浓度小于第二漂移层的掺杂浓度。

优选地，还包括：P+高掺杂多晶硅；

所述P+高掺杂多晶硅位于源极和漂移层之间并与所述源极和所述漂移层邻接。

优选地，还包括：肖特基金属；

所述肖特基金属位于源极与所述漂移层之间并与所述源极和所述漂移层邻接。

优选地，位于下方的所述P型浮岛层的宽度小于位于上方的所述P型浮岛层的宽度。

优选地，所述P型浮岛层的掺杂浓度为10

优选地，所述P型浮岛层的宽度为SiC器件宽度的

优选地，还包括：源极、栅极、漏极、衬底、P+区、N+区和P-body区；

所述漏极位于所述衬底下方；

所述衬底位于所述漂移层下方；

所述P-body区和所述P+区位于漂移层上方；

所述N+区位于所述P-body区上方；

所述源极位于所述N+区和所述P+区上方；

所述栅极位于所述源极下方。

一种具有浮岛结构的SiC器件制备方法，包括：

在衬底上方外延一层低掺杂浓度的漂移层；

在所述低掺杂浓度的漂移层上方外延一层高掺杂浓度的漂移层并离子注入形成P型浮岛层、P-body区、P+区和N+区；

蚀刻所述P+区形成多晶硅沟槽；

在所述多晶硅沟槽中沉积多晶硅；

沉积栅极并蚀刻栅极形成肖特基金属沟槽；

在肖特基金属沟槽中沉积肖特基金属后沉积源极和漏极。

本发明在漂移层中嵌入层叠设置的P型浮岛层用于保护JFET区的栅极氧化层不被提前击穿，P型浮岛层还能够减少了栅极和漏极的重叠面积，减小栅漏电容（C

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的SiC器件结构示意图；

图2为本发明的SiC器件制备流程方法示意图；

图3为本发明的SiC器件制备流程结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

栅极氧化层的缺陷导致了栅极氧化层的耐压性能降低，而在JFET区的电场强度远高于其它区域的电场强度，所以在JFET区的栅极氧化层就比其它区域更容易发生击穿现象，JFET区的栅极氧化层被较强的电场击穿就会导致SiC器件失效。

本发明在漂移层中嵌入层叠设置的P型浮岛层用于保护JFET区的栅极氧化层不被提前击穿，P型浮岛层减少了栅极和漏极的重叠面积，减小栅漏电容（C

实施例1

一种具有浮岛结构的SiC器件，参考图1，包括：至少一个P型浮岛层2；

P型浮岛层2嵌入漂移层；

浮岛器件（浮空结器件）是指一种特殊的功率器件，它嵌入于漂移层中，不与电极直接相连，且是掺杂类型与漂移层相反的区域，在漂移层掺杂类型为N型的浮岛器件中，浮岛结构就由P型掺杂半导体构成。SiC器件采用一种新耐压结构-浮岛结构，目的是为了改善击穿电压与比导通电阻的制约关系及克服超结制造工艺难度高的缺点。通过在硅基漂移层中引入多个相反掺杂类型的浮岛结构，使功率器件在击穿电压不变的情况下提高电阻率，减小功率损耗。其根本原因是浮岛在漂移层内引入新电场峰，使漂移层内的最大电场峰值减小，因此在相同击穿电压情况下，也可以通过提升漂移层的掺杂浓度来降低器件的比导通电阻。并且具有浮岛结构的功率SiC器件的击穿电压会随着浮岛数的增加而增加。

P型浮岛层2层叠设置。

本发明通过设置至少一个P型浮岛来增加SiC器件的耐压性能、栅氧可靠性和降低栅漏电容，作为一个优选地实施例，本发明设置四个P型浮岛，四个P型浮岛嵌入漂移层的两侧，左侧为两个P型浮岛，右侧也为两个P型浮岛，单侧的多个P型层叠设置，P型浮岛的间隔由P型浮岛的个数和厚度决定，P型浮岛的制备方法：当漂移层外延到一定厚度时，在漂移层上层进行离子注入，制备两个P型浮岛，然后外延一层薄的漂移层，然后再次在外延的漂移层中进行离子注入，形成第二层P型浮岛层2，然后在P型浮岛层2上方再次外延完成漂移层的制作，P型浮岛层2的掺杂浓度越高，宽度越大，对栅极氧化层9的保护作用和对耐压性能提高能力就越强，但是在P型浮岛层2制作时需注意要留出足够的电流路径，所以P型浮岛层2的掺杂浓度和宽度要根据SiC器件性能设置上限。

本发明通过在器件漂移层内引入多个与漂移层（N-drift层）相反掺杂类型的P型浮岛层2，在不影响SiC器件本身的电流路径的情况下提高SiC器件的耐压性能，有效地改善了传统SiC器件击穿电压与比导通电阻的制约关系，并且P型浮岛层2还能够保护JFET区的栅极氧化层9，防止栅极氧化层9提前击穿，而且P型浮岛能够减少栅极7和漏极12的重叠面积，减小栅漏电容，降低开关损耗，提升SiC器件的电气性能。

优选地，漂移层包括：第一漂移层1和第二漂移层3；

第一漂移层1位于衬底11和第二漂移层3之间并与衬底11和第二漂移层3邻接；

第二漂移层3位于第一漂移层1上方。

优选地，第一漂移层1的掺杂浓度小于第二漂移层3的掺杂浓度。

本发明设置了两层掺杂浓度不同的漂移层，下层为第一漂移层1，上层为第二漂移层3，为了能够让电流正常从SiC器件流过，所以将第一漂移层1的掺杂浓度设置小于第二漂移层3的掺杂浓度，当SiC器件正常工作时，电流从漏极12流向第一漂移层1，然后从第一漂移层1流向第二漂移层3最后流向源极10，如果第一漂移层1的掺杂浓度大于第二漂移层3的掺杂浓度，那么电流将难以从第一漂移层1流向第二漂移层3，导致SiC器件的电气性能降低，影响SiC器件正常工作。

相较于常规掺杂浓度统一的漂移层，本发明将第二漂移层3的掺杂浓度提高，目的是为了减小导通电阻，增大电流路径，作为一个优选地实施例，在本发明中，第一漂移层1与第二漂移层3的面积比为1：1至1.5：1，显著提升了SiC器件的正向性能。

优选地，还包括：P+高掺杂多晶硅4；

P+高掺杂多晶硅4位于源极10和漂移层之间并与源极10和漂移层邻接。

多晶硅掺杂类型分为P型和N型，+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮（N）、磷（P）、砷（As）、锑（Sb）、铋（Bi）和镆（Mc）。

P+高掺杂多晶硅4为P型的高掺杂多晶硅，本发明使用P型多晶硅与N-型SiC外延层形成异质结，在SiC器件处于反向状态时导通，在SiC器件正常工作时处于高阻状态，当SiC器件反向导通时，电流从源极10流向P+高掺杂多晶硅4，然后从P+高掺杂多晶硅4流向漂移层，从漂移层流向衬底11，最后从衬底11流向漏极12。异质结二极管的开启电压远低于SiC器件体二极管的开启电压，能够有效提高SiC器件的反向性能。

优选地，还包括：肖特基金属8；

肖特基金属8位于源极10与漂移层之间并与源极10和漂移层邻接。

金属与半导体的接触面分为肖特基接触和欧姆接触两种类型。欧姆接触是当半导体掺杂浓度很高时，掺杂浓度高的半导体与金属接触时，形成低势垒层，电子可借隧道效应穿过势垒，从而形成低阻值的欧姆接触，欧姆接触的特点是接触面的电流-电压特性是线性的，并且接触电阻相对于半导体的体电阻可以忽略不计，当有电流通过时产生的电压降比器件上的电压降要小。肖特基二极管是贵金属(金、银、铝、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的半导体中向浓度低的金属中扩散。显然，金属中没有空穴，也就不存在空穴自金属向半导体的扩散运动。通过调整结构参数，N型基片和阳极金属之间便形成肖特基势垒。当在肖特基势垒两端加上正向偏压(阳极金属接电源正极，N型基片接电源负极)时，肖特基势垒层变窄，其内阻变小；反之，若在肖特基势垒两端加上反向偏压时，肖特基势垒层则变宽，其内阻变大。

本发明使用肖特基金属8与N-型SiC外延层形成异质结，在SiC器件处于反向状态时导通，在SiC器件正常工作时处于高阻状态，当SiC器件反向导通时，电流从源极10流向肖特基金属8，然后从肖特基金属8流向漂移层，从漂移层流向衬底11，最后从衬底11流向漏极12。肖特基二极管的开启电压远低于SiC器件体二极管的开启电压，能够有效提高SiC器件的反向性能。

优选地，位于下方的P型浮岛层2的宽度小于位于上方的P型浮岛层2的宽度。

P型浮岛层2的宽度是根据SiC器件电场强度分布来设置的，作为一个优选地实施例，本发明将位于下方的P型浮岛层2的宽度设置为小于位于上方的P型浮岛层2的宽度。能够更好地平滑电场线，降低位于JFET区的电场强度，保护栅极氧化层9不被提前击穿。

优选地，P型浮岛层2的掺杂浓度为10

P型浮岛层2的掺杂浓度被漂移层的掺杂浓度影响，如果漂移层的掺杂浓度较高，那么P型浮岛层2的掺杂浓度也相应提高，P型浮岛层2的掺杂浓度还受到栅极氧化层9厚度的影响，如果栅极氧化层9厚度较薄，耐压能力较弱，那么P型浮岛层2的掺杂浓度要提高，但是P型浮岛层2在掺杂浓度提高的同时要留出足够的电流路径，所以作为一个优选地实施例，本发明将P型浮岛层2的掺杂浓度设置为10

优选地，P型浮岛层2的宽度为SiC器件宽度的

P型浮岛层2的宽度如果过窄则会导致对栅极氧化层9的保护能力不足，所以本发明将P型浮岛层2的宽度最小设置为SiC器件宽度的

优选地，还包括：源极10、栅极7、漏极12、衬底11、P+区5、N+区6和P-body区13；

漏极12位于衬底11下方；

漏极12是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极12和源极10之间形成一条导电通路，电子从源极10流入漏极12，完成电流的传输。漏极12的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。

衬底11位于漂移层下方；

漂移层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极7电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极10和漏极12之间的电流流动。在MOSFET工作时，源极10和漏极12之间的电流主要通过漂移层进行传输。漂移层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层的结构和特性直接影响MOS管的电流控制能力。通过调整漂移层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。

P-body区13和P+区5位于漂移层上方；

N+区6位于P-body区13上方；

源极10位于N+区6和P+区5上方；

源极10是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极10和漏极12之间形成一条导电通路，电子从源极10流入漏极12，完成电流的传输。同时，源极10还承担着调制栅极电压的作用，通过控制源极10电压的变化，实现对MOSFET的控制。

栅极7位于源极10下方。

栅极7是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极7的电压变化可以改变沟道中的电荷密度，从而控制漏极12和源极10之间的电流大小。

实施例2

一种具有浮岛结构的SiC器件制备方法，参考图2，图3，包括：

S100，在衬底11上方外延一层低掺杂浓度的漂移层；

外延工艺是指在衬底11上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。

气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（ MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD） 原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺和 MOS 晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。

S200，在低掺杂浓度的漂移层上方外延一层高掺杂浓度的漂移层并离子注入形成P型浮岛层2、P-body区13、P+区5和N+区6；

本发明采用离子注入的方式形成P型浮岛层2、P+区5和N+区6。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。

用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。

S300，蚀刻P+区5形成多晶硅沟槽；

本发明将P+区5两侧蚀刻形成多晶硅沟槽。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

S400，在多晶硅沟槽中沉积多晶硅；

多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极10/漏极12和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH

S500，沉积栅极7并蚀刻栅极7形成肖特基金属8沟槽；

在本发明实施例中，将栅极7的中间蚀刻掉形成肖特基金属8沟槽，然后在肖特基金属8沟槽中沉积肖特基金属8，本发明对于肖特基金属8沟槽的位置不做限定，只需要在源极10和漂移层(N-drift层)之间即可，这样沉积肖特基金属8之后，电流就能够从源极10流向肖特基金属8然后流向漂移层。

S600，在肖特基金属8沟槽中沉积肖特基金属8后沉积源极10和漏极12。

金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。

PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。

化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850~1100℃的反应室通入TiCl

本发明在漂移层中嵌入层叠设置的P型浮岛层2用于保护JFET区的栅极氧化层9不被提前击穿，P型浮岛层2还能够减少了栅极7和漏极12的重叠面积，减小栅漏电容（C

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。