阵列基板及其制备方法和显示装置

技术领域

本申请属于显示技术领域，尤其涉及一种阵列基板及其制备方法和显示装置。

背景技术

随着显示技术的不断发展，显示装置对阵列基板中薄膜晶体管的性能要求不断提高。其中，增加薄膜晶体管的尺寸能够提升薄膜晶体管的性能，但如果薄膜晶体管的尺寸增加会产生诸如寄生电容等不利影响，因此，可以通过减小薄膜晶体管中的栅极走线的尺寸来提升薄膜晶体管的性能，但受到曝光机解像力的限制，通过一次构图工艺形成的栅极走线的尺寸存在一定的限制，无法满足小线宽的需求。

现有技术中，通过两次构图工艺的图形拼接的方式形成单栅极结构实现小线宽的栅极走线，但两次构图工艺因重叠偏差所形成的单栅极结构的尺寸存在较大的波动，影响阵列基板的制作精度。

发明内容

本申请实施例提供一种阵列基板及其制备方法和显示装置，避免了构图工艺过程中的重叠偏差影响，提高了阵列基板的制作精度。

第一方面，本申请实施例提供一种阵列基板，包括：

衬底；

有源层，设置在所述衬底上，所述有源层包括背沟道区域；

栅电极层，设置在所述有源层上，所述栅电极层在所述衬底的正投影区域位于所述背沟道区域在所述衬底的正投影区域内，在所述背沟道区域的第一延伸方向上所述栅电极层包括第一栅极走线和第二栅极走线，所述栅电极层具有开孔，所述第一栅极走线和所述第二栅极走线分别位于所述开孔的两侧，其中，所述栅电极层和所述开孔分别采用一次构图工艺制成；

源电极层，设置在所述栅电极层上；以及

漏电极层，设置在所述栅电极层上，所述源电极层和所述漏电极层分别设置在所述背沟道区域的两侧。

可选的，在一些实施例中，所述第一栅极走线与所述第二栅极走线首尾连接形成闭合的走线。

可选的，在一些实施例中，所述阵列基板还包括连接电极，所述连接电极与所述栅电极层不同层设置，所述第一栅极走线通过所述连接电极与所述第二栅极走线电连接。

可选的，在一些实施例中，所述第一栅极走线的直径和所述第二栅极走线的直径均大于0且小于或等于1.5微米。

可选的，在一些实施例中，所述第一栅极走线的直径与所述第二栅极走线的直径之和在大于0且小于或等于3微米的范围内为固定值。

可选的，在一些实施例中，所述有源层还包括源极搭接区和漏极搭接区，所述源极搭接区和所述漏极搭接区分别设置在所述背沟道区域的两侧，所述源电极层通过源极金属走线与所述源极搭接区电连接，所述漏电极层通过漏极金属走线与所述漏极搭接区电连接。

可选的，在一些实施例中，所述第一栅极走线的直径和第二栅极走线的直径均小于所述源极金属走线的直径，所述第一栅极走线的直径和第二栅极走线的直径均小于所述漏极金属走线的直径。

可选的，在一些实施例中，所述开孔的形状为多边形、圆形或椭圆形。

第二方面，本申请实施例还提供一种阵列基板的制备方法，包括：

提供一衬底；

在所述衬底上形成有源层，其中，所述有源层包括背沟道区域；

通过第一次构图工艺在所述有源层上形成栅电极层；

通过第二次构图工艺在所述栅电极层内形成开孔，以使所述栅电极层形成第一栅极走线和第二栅极走线，其中，所述开孔在所述衬底的正投影区域位于所述背沟道区域在所述衬底的正投影区域内，在所述背沟道区域的第一延伸方向上所述栅电极层包括第一栅极走线和第二栅极走线，所述第一栅极走线和所述第二栅极走线分别位于所述开孔的两侧；

在所述栅电极层上分别形成源电极层和漏电极层，其中，所述源电极层和所述漏电极层分别设置在所述背沟道区域的两侧。

可选的，在一些实施例中，所述方法还包括：

将所述第一栅极走线与所述第二栅极走线首尾连接，以形成闭合的走线。

可选的，在一些实施例中，所述方法还包括：

在所述栅电极层上形成连接电极，以使所述第一栅极走线通过所述连接电极与所述第二栅极走线电连接。

第三方面，本申请实施例还提供一种显示装置，包括：

阵列基板，所述阵列基板为如上任一项所述的阵列基板；以及

像素器件，所述像素器件与所述阵列基板电连接。

本申请实施例提供的阵列基板包括：衬底；有源层，设置在衬底上，有源层包括背沟道区域；栅电极层，设置在有源层上，栅电极层在衬底的正投影区域位于背沟道区域在衬底的正投影区域内，在背沟道区域的第一延伸方向上栅电极层包括第一栅极走线和第二栅极走线，栅电极层具有开孔，第一栅极走线和第二栅极走线分别位于开孔的两侧，其中，栅电极层和开孔分别采用一次构图工艺制成；源电极层，设置在栅电极层上；以及漏电极层，设置在栅电极层上，源电极层和漏电极层分别设置在背沟道区域的两侧。本申请通过两次构图工艺形成双栅极结构，避免了构图工艺过程中的重叠偏差影响，提高了阵列基板的制作精度。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其有益效果显而易见。

图1是本申请实施例提供的阵列基板的第一种结构示意图。

图2为图1所示的阵列基板沿A-A方向的剖面结构示意图。

图3是本申请实施例提供的第一栅极走线和第二栅极走线的制备流程图。

图4是本申请实施例提供的阵列基板的第二种结构示意图。

图5为图4所示的阵列基板沿B-B方向的剖面结构示意图。

图6是本申请实施例提供的阵列基板的制备方法的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其它元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

现有技术中，薄膜晶体管可以用作显示装置中像素单元的控制开关，为提升薄膜晶体管的性能，可以通过减小薄膜晶体管中栅极走线的尺寸，但受到曝光机解像力的限制，通过一次构图工艺形成的栅极走线的尺寸存在一定的限制，无法满足小线宽的需求。

其中，可以通过两次构图工艺的图形拼接的方式形成的单栅极结构实现小线宽的栅极走线，但两次构图工艺因重叠偏差所形成的单栅极结构的尺寸存在较大的波动，影响阵列基板的制作精度。比如，第一次构图工艺形成的图形与第二次构图工艺形成的图形重叠部分较大，则形成的单栅极结构的尺寸偏大；再比如，第一次构图工艺形成的图形与第二次构图工艺形成的图形重叠部分较小，则形成的单栅极结构的尺寸偏小。

为解决现有技术中存在的问题，本申请实施例提供一种阵列基板及其制备方法和显示装置。其中，显示装置可以为液晶显示装置、有机发光二极管显示装置、微米发光二极管显示装置、次微米发光二极管显示装置等，显示装置可以包括阵列基板和像素器件。比如，显示装置为液晶显示装置，则像素器件为液晶显示装置的像素电极；比如，显示装置为有机发光二极管显示装置、微米发光二极管显示装置或次微米发光二极管显示装置，则像素器件为发光器件。

请参阅图1和图2，图1是本申请实施例提供的阵列基板的第一种结构示意图，图2为图1所示的阵列基板沿A-A方向的剖面结构示意图。具体地，该阵列基板100可以包括衬底200和薄膜晶体管300，薄膜晶体管300可以包括有源层310、栅电极层320、源电极层330以及漏电极层340，其中，薄膜晶体管300可以与像素器件电连接，以将薄膜晶体管300作为控制开关控制像素器件进行显示，薄膜晶体管300可以为低温多晶硅(Low Temperature PolySilicon，LTPS)薄膜晶体管。

衬底200可以为玻璃衬底，如蓝宝石玻璃衬底、硬质无碱玻璃衬底等。

有源层310设置在衬底200上，有源层310可以包括背沟道区域311、源极搭接区312以及漏极搭接区313，有源层310可以为低温多晶硅半导体层。其中，源极搭接区312和漏极搭接区313分别设置在背沟道区域311的两侧，即背沟道区域311设置在源极搭接区312与漏极搭接区313之间。源极搭接区312的掺杂程度与漏极搭接区313的掺杂程度均大于背沟道区域311的掺杂程度，从而可以降低有源层在背沟道区域311的第一延伸方向的电场，减少热载流子，降低漏电流。其中，背沟道区域311的第一延伸方向为背沟道区域311朝向源极搭接区312的方向或者朝向漏极搭接区313的方向。

另外，薄膜晶体管300还可以包括栅极绝缘层350，栅极绝缘层350可以设置在有源层310上，且覆盖有源层310，栅极绝缘层350设置在有源层310与栅电极层320之间。其中，栅极绝缘层350的材料可以为氧化硅、氮化硅或氧化硅与氮化硅的层叠结构等，如栅极绝缘层350为氧化硅与氮化硅的叠层结构，则栅极绝缘层350中的氧化硅与有源层310接触，栅极绝缘层350中的氮化硅与栅电极层320接触。

栅电极层320设置在有源层310上，具体地，栅电极层320设置在栅极绝缘层350远离有源层310一侧，栅电极层320在衬底200的正投影区域位于背沟道区域311在衬底200的正投影区域内。在背沟道区域311的第一延伸方向上栅电极层320可以包括第一栅极走线321和第二栅极走线322，栅电极层320还具有开孔50，具体地，开孔50在衬底200的正投影区域位于栅电极层320在衬底200的正投影区域内，且开孔50贯穿栅电极层320。其中，第一栅极走线321和第二栅极走线322分别设置在开孔50的两侧。开孔50的形状可以为多边形，如长方形、正方形、六边形等，开孔50的形状也可以为圆形或椭圆形，在此不作具体限定。

在一些实施例中，栅电极层320和开孔50分别采用一次构图工艺制成，以通过两次构图工艺使栅电极层320形成第一栅极走线321和第二栅极走线322。请参阅图3，图3是本申请实施例提供的第一栅极走线和第二栅极走线的制备流程图。其中，栅电极层320的材料可以为钼、铝、铜等金属材料，或金属材料形成的叠层结构如钼/铝/钼、钼/铜/钼等。具体地，在栅极绝缘层350上通过磁控溅射、化学沉积等方式涂覆一层金属材料，通过第一次构图工艺形成栅电极层320，再对栅电极层320进行第二次构图工艺，通过第二次构图工艺在栅电极层320内形成开孔50，以形成第一栅极走线321和第二栅极走线322。其中，一次构图工艺的过程可以包括曝光、显影以及刻蚀等工艺。

请继续参阅图1和图2，通过两次构图工艺形成的第一栅极走线321和第二栅极走线322可以首尾连接形成闭合的走线，即开孔50在背沟道区域311沿第一延伸方向上的尺寸小于栅电极层320在背沟道区域311沿第一延伸方向上的尺寸，以形成第一栅极走线321和第二栅极走线322；而开孔50在背沟道区域311沿第二延伸方向的尺寸同样小于栅电极层320在背沟道区域311沿第二延伸方向的尺寸，以使第一栅极走线321和第二栅极走线322首尾相连形成闭合的走线，第一延伸方向与第二延伸方向相互垂直。其中，第一栅极走线321与第二栅极走线322之间的连接线的高度可以等于第一栅极走线321和第二栅极走线322的高度，从而减少一次构图工艺，图2所示的第一栅极走线321与第二栅极走线322之间的连接线的高度小于第一栅极走线321和第二栅极走线322的高度仅为示例性的。

其中，第一栅极走线321的直径和第二栅极走线322的直径均大于0且小于或等于1.5微米，并且由于对栅电极层320的第二次构图工艺采用的掩模板相同所形成的开孔50的尺寸不会改变，即使开孔50的位置在栅电极层320内会在制备过程中发生偏移，但第一栅极走线321的直径与第二栅极走线322的直径之和不会发生改变，从而可以使栅极走线的尺寸之和不变，解决了采用两次构图工艺的图形拼接造成的重叠偏差的问题，提高了产品的精度。具体地，第一栅极走线321的直径与第二栅极走线322的直径之和在大于0且小于或等于3微米的范围内为固定值。另外，通过在栅电极层320内设置开孔50可以减小栅电极层320与有源层310在衬底200的正投影方向上的重叠面积，从而减少寄生电容的产生，提升使用该薄膜晶体管300的显示装置的抗串扰水平。

在一些实施例中，请参阅图4和图5，图4是本申请实施例提供的阵列基板的第二种结构示意图，图5为图4所示的阵列基板B-B方向的剖面结构示意图。图4与图1的区别在于：图4所示的第一栅极走线321与第二栅极走线322之间并未首尾连接。

具体地，薄膜晶体管300还可以包括连接电极360，连接电极360可以与栅电极层320不同层设置，第一栅极走线321可以通过连接电极360与第二栅极走线322电连接，以实现栅极走线的电路导通。连接电力360可以为金属导电材料。其中，连接电极360可以包括第一连接部分、第二连接部分以及第三连接部分，第一连接部分在衬底200的正投影区域与第一栅极走线321在衬底200的正投影区域至少部分重叠，第二连接部分在衬底200的正投影区域与第二栅极走线322在衬底200的正投影区域至少部分重叠，第三连接部分分别与第一连接部分和第二连接部分连接，且第三连接部分在衬底200的正投影区域与第一栅极走线321在衬底200的正投影区域和第二栅极走线322在衬底200的正投影区域均无重叠部分。

由于第一栅极走线321与第二栅极走线322通过连接电极360实现电连接，则第一栅极走线321与第二栅极走线322无需首尾相连，即开孔50在背沟道区域311沿第一延伸方向上的尺寸小于栅电极层320在背沟道区域311沿第一延伸方向上的尺寸，以形成第一栅极走线321和第二栅极走线322；而开孔50在背沟道区域311沿第二延伸方向的尺寸等于栅电极层320在背沟道区域311沿第二延伸方向的尺寸，以使第一栅极走线321和第二栅极走线322为相互独立的两条栅极走线。

另外，请继续参阅图1或图4，薄膜晶体管300还可以包括层间绝缘层370，层间绝缘层370设置在栅电极层320上且覆盖栅电极层320。层间绝缘层350可以是氧硅化物(SiOx)层、氮硅化物(SiNx)层或有机材料。

源电极层330可以设置在栅电极层320上，具体地，源电极层330设置在层间绝缘层370上，源电极层330在衬底200的正投影区域位于有源层310的源极搭接区312在衬底200的正投影区域内，源电极层330通过源极金属走线331与源极搭接区312电连接。

漏电极层340可以设置在栅电极层320上，具体地，漏电极层340设置在层间绝缘层370上，漏电极层340在衬底200的正投影区域位于有源层310的漏极搭接区312在衬底200的正投影区域内，漏电极层340通过漏极金属走线341与漏极搭接区313电连接。源电极层330和漏电极层340分别设置在背沟道区域311的两侧。其中，源电极层330和漏电极层340的材料可以为铝、钼、铜或叠层结构，如钼/铜/钼叠层结构、钼/铝/钼叠层结构等，当然，源电极层330和漏电极层340的材料也可以为合金、氧化物透明导电薄膜、石墨烯、碳纳米管、有机导电层中的一种或其叠层结构，或者其他导电材料，在此不作具体限定。

在制备源电极层330和漏电极层340的过程中可以通过刻蚀液对源电极层330和漏电极层340进行湿法刻蚀，使源电极层330与漏电极层340分别位于背沟道区域311的两侧，以形成图案化的源电极层330和图案化的漏电极层340。其中，刻蚀液可以为酸性刻蚀液如无氟酸性刻蚀液，并且根据源电极层330和漏电极层340的材料不同可以选择不同的刻蚀液，如源电极层330和漏电极层340的材料为铜或钼/铜/钼叠层结构，则通过无氟铜酸刻蚀液如无氟双氧水系铜酸刻蚀液进行湿法刻蚀；如源电极层330和漏电极层340的材料为铝或钼/铝/钼叠层结构，则通过无氟铝酸刻蚀液如无氟双氧水系铝酸刻蚀液进行湿法刻蚀。

需要说明的是，第一栅极走线321的直径和第二栅极走线322的直径均小于源极金属走线331的直径，即源极金属走线331的直径大于1.5微米；同理，第一栅极走线321的直径和第二栅极走线322的直径均小于漏极金属走线341的直径，即漏极金属走线341的直径大于1.5微米。

另外，薄膜晶体管300还可以包括钝化层380，可以通过化学气相沉积方式在源电极层330和漏电极层340上制备钝化层380，具体地，钝化层380设置在栅极绝缘层370上，且覆盖栅电极层320、源电极层330以及漏电极层340。该钝化层380的材料可为氧化硅、氮化硅，氮氧化硅、氧化铝或其叠层结构等。

由上可知，本实施例提供的阵列基板包括：衬底；有源层，设置在衬底上，有源层包括背沟道区域；栅电极层，设置在有源层上，栅电极层在衬底的正投影区域位于背沟道区域在衬底的正投影区域内，在背沟道区域的第一延伸方向上栅电极层包括第一栅极走线和第二栅极走线，栅电极层具有开孔，第一栅极走线和第二栅极走线分别位于开孔的两侧，其中，栅电极层和开孔分别采用一次构图工艺制成；源电极层，设置在栅电极层上；以及漏电极层，设置在栅电极层上，源电极层和漏电极层分别设置在背沟道区域的两侧。通过两次构图工艺形成双栅极结构，避免了构图工艺过程中的重叠偏差影响，提高了阵列基板的制作精度。

相应的，本申请实施例还提供了一种阵列基板的制备方法，请参阅图6，图6是本申请实施例提供的阵列基板的制备方法的流程示意图。该阵列基板的制备方法的步骤具体可以如下：

401，提供一衬底。

在本实施例中，请一并参阅图1至图5，提供一衬底200，该衬底200可以为玻璃衬底，如蓝宝石玻璃衬底、硬质无碱玻璃衬底等。

402，在衬底上形成有源层，其中，有源层包括背沟道区域。

在衬底200上形成有源层310，可以采用磁控溅射、化学气相沉积等方式在衬底200上制备有源层310，并对有源层310曝光、显影以及刻蚀等工序形成图案化的有源层310。

有源层310可以包括背沟道区域311、源极搭接区312以及漏极搭接区313，有源层310可以为低温多晶硅半导体层。其中，源极搭接区312和漏极搭接区313分别设置在背沟道区域311的两侧，即背沟道区域311设置在源极搭接区312与漏极搭接区313之间。源极搭接区312的掺杂程度与漏极搭接区313的掺杂程度均大于背沟道区域311的掺杂程度，从而可以降低有源层在背沟道区域311的第一延伸方向的电场，减少热载流子，降低漏电流。其中，背沟道区域311的第一延伸方向为背沟道区域311朝向源极搭接区312的方向或者朝向漏极搭接区313的方向。

另外，在有源层310上形成栅极绝缘层350，栅极绝缘层350可以覆盖有源层310。其中，栅极绝缘层350的材料可以为氧化硅、氮化硅或氧化硅与氮化硅的层叠结构等，如栅极绝缘层350为氧化硅与氮化硅的叠层结构，则栅极绝缘层350中的氧化硅与有源层310接触，栅极绝缘层350中的氮化硅与栅电极层320接触。

403，通过第一次构图工艺在有源层上形成栅电极层。

通过第一次构图工艺在有源层310上形成栅电极层320，具体地，通过第一次构图工艺在栅极绝缘层350上形成栅电极层320，即栅电极层320设置在栅极绝缘层350远离有源层310一侧，栅电极层320在衬底200的正投影区域位于背沟道区域311在衬底200的正投影区域内。具体地，在栅极绝缘层350上通过磁控溅射、化学沉积等方式涂覆一层金属材料，通过第一次构图工艺形成栅电极层320，其中，一次构图工艺的过程可以包括曝光、显影以及刻蚀等工艺。其中，栅电极层320的材料可以为钼、铝、铜等金属材料，或金属材料形成的叠层结构如钼/铝/钼、钼/铜/钼等。

404，通过第二次构图工艺在栅电极层内形成开孔，以使栅电极层形成第一栅极走线和第二栅极走线。

通过第二次构图工艺在栅电极层320内形成开孔50，开孔50在衬底200的正投影区域位于栅电极层320在衬底200的正投影区域内，且开孔50贯穿栅电极层320，开孔50的形状可以为多边形，如长方形、正方形、六边形等，开孔50的形状也可以为圆形或椭圆形，在此不作具体限定。通过两次构图工艺使得栅电极层320形成第一栅极走线321和第二栅极走线322，第一栅极走线321和第二栅极走线322分别设置在开孔50的两侧。

在一些实施例中，请继续参阅图1和图2，通过两次构图工艺形成的第一栅极走线321和第二栅极走线322可以首尾连接形成闭合的走线，即开孔50在背沟道区域311沿第一延伸方向上的尺寸小于栅电极层320在背沟道区域311沿第一延伸方向上的尺寸，以形成第一栅极走线321和第二栅极走线322；而开孔50在背沟道区域311沿第二延伸方向的尺寸同样小于栅电极层320在背沟道区域311沿第二延伸方向的尺寸，以使第一栅极走线321和第二栅极走线322首尾相连形成闭合的走线，第一延伸方向与第二延伸方向相互垂直。其中，第一栅极走线321与第二栅极走线322之间的连接线的高度可以等于第一栅极走线321和第二栅极走线322的高度，从而减少一次构图工艺，图2所示的第一栅极走线321与第二栅极走线322之间的连接线的高度小于第一栅极走线321和第二栅极走线322的高度仅为示例性的。

其中，第一栅极走线321的直径和第二栅极走线322的直径均大于0且小于或等于1.5微米，并且由于对栅电极层320的第二次构图工艺采用的掩模板相同所形成的开孔50的尺寸不会改变，即使开孔50的位置在栅电极层320内会在制备过程中发生偏移，但第一栅极走线321的直径与第二栅极走线322的直径之和不会发生改变，从而可以使栅极走线的尺寸之和不变，解决了采用两次构图工艺的图形拼接造成的重叠偏差的问题，提高了产品的精度。具体地，第一栅极走线321的直径与第二栅极走线322的直径之和在大于0且小于或等于3微米的范围内为固定值。另外，通过在栅电极层320内设置开孔50可以减小栅电极层320与有源层310在衬底200的正投影方向上的重叠面积，从而减少寄生电容的产生，提升使用该薄膜晶体管300的显示装置的抗串扰水平。

在一些实施例中，请继续参阅图4和图5，可以在栅电极层320上形成连接电极360，连接电极360可以与栅电极层320不同层设置，第一栅极走线321可以通过连接电极360与第二栅极走线322电连接，以实现栅极走线的电路导通。连接电力360可以为金属导电材料。其中，连接电极360可以包括第一连接部分、第二连接部分以及第三连接部分，第一连接部分在衬底200的正投影区域与第一栅极走线321在衬底200的正投影区域至少部分重叠，第二连接部分在衬底200的正投影区域与第二栅极走线322在衬底200的正投影区域至少部分重叠，第三连接部分分别与第一连接部分和第二连接部分连接，且第三连接部分在衬底200的正投影区域与第一栅极走线321在衬底200的正投影区域和第二栅极走线322在衬底200的正投影区域均无重叠部分。

由于第一栅极走线321与第二栅极走线322通过连接电极360实现电连接，则第一栅极走线321与第二栅极走线322无需首尾相连，即开孔50在背沟道区域311沿第一延伸方向上的尺寸小于栅电极层320在背沟道区域311沿第一延伸方向上的尺寸，以形成第一栅极走线321和第二栅极走线322；而开孔50在背沟道区域311沿第二延伸方向的尺寸等于栅电极层320在背沟道区域311沿第二延伸方向的尺寸，以使第一栅极走线321和第二栅极走线322为相互独立的两条栅极走线。

另外，在栅电极层320上形成层间绝缘层370，层间绝缘层370覆盖栅电极层320。层间绝缘层350可以是氧硅化物(SiOx)层、氮硅化物(SiNx)层或有机材料。

405，在栅电极层上分别形成源电极层和漏电极层，其中，源电极层和漏电极层分别设置在背沟道区域的两侧。

在栅电极层320上分别形成源电极层330和漏电极层340，具体地，在层间绝缘层370上分别形成源电极层330和漏电极层340。其中，源电极层330在衬底200的正投影区域位于有源层310的源极搭接区312在衬底200的正投影区域内，源电极层330通过源极金属走线331与源极搭接区312电连接。漏电极层340在衬底200的正投影区域位于有源层310的漏极搭接区312在衬底200的正投影区域内，漏电极层340通过漏极金属走线341与漏极搭接区313电连接。源电极层330和漏电极层340分别设置在背沟道区域311的两侧。

可选的，源电极层330和漏电极层340的材料可以为铝、钼、铜或叠层结构，如钼/铜/钼叠层结构、钼/铝/钼叠层结构等，当然，源电极层330和漏电极层340的材料也可以为合金、氧化物透明导电薄膜、石墨烯、碳纳米管、有机导电层中的一种或其叠层结构，或者其他导电材料，在此不作具体限定。

需要说明的是，第一栅极走线321的直径和第二栅极走线322的直径均小于源极金属走线331的直径，即源极金属走线331的直径大于1.5微米；同理，第一栅极走线321的直径和第二栅极走线322的直径均小于漏极金属走线341的直径，即漏极金属走线341的直径大于1.5微米。

由上可知，本实施例提供一衬底，在衬底上形成有源层，其中，有源层包括背沟道区域，通过第一次构图工艺在有源层上形成栅电极层，通过第二次构图工艺在栅电极层内形成开孔，以使栅电极层形成第一栅极走线和第二栅极走线，在栅电极层上分别形成源电极层和漏电极层，其中，源电极层和漏电极层分别设置在背沟道区域的两侧。通过两次构图工艺形成双栅极结构，避免了构图工艺过程中的重叠偏差影响，提高了阵列基板的制作精度。

相应的，本申请实施例还提供一种显示装置，显示装置可以为液晶显示装置、有机发光二极管显示装置、微米发光二极管显示装置、次微米发光二极管显示装置等，显示装置可以包括阵列基板和像素器件。比如，显示装置为液晶显示装置，则像素器件为液晶显示装置的像素电极；比如，显示装置为有机发光二极管显示装置、微米发光二极管显示装置或次微米发光二极管显示装置，则像素器件为发光器件。

其中，阵列基板100可以包括衬底200和薄膜晶体管300，薄膜晶体管300可以包括有源层310、栅电极层320、源电极层330以及漏电极层340，其中，薄膜晶体管300可以与像素器件电连接，以将薄膜晶体管300作为控制开关控制像素器件进行显示，薄膜晶体管300可以为低温多晶硅薄膜晶体管。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的阵列基板及其制备方法和显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。