集成电路结构、器件以及方法

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路结构、器件以及方法。

背景技术

数码相机和其他光学成像器件采用将电磁辐射转换成用于形成数字图像的数字数据的图像传感器。图像传感器通常是包括像素传感器阵列的集成电路(IC)，每个像素传感器基于给定时间段内、给定区域的电磁照明产生电信号。像素传感器通常基于互补金属氧化物半导体(CMOS)技术，在这种情况下，图像传感器被称为CMOS图像传感器(CIS)。

发明内容

根据本发明的一个方面，提供了一种集成电路(IC)结构，包括：衬底区域，具有第一掺杂类型并且包括上表面；第一和第二区域，在所述衬底区域内，所述第一和第二区域中的每一个都具有与所述第一掺杂类型相反的第二掺杂类型；以及栅极导体，包括在垂直于所述上表面的平面的方向上延伸到所述衬底区域中的多个导电突起部，其中，所述多个导电突起部中的所述导电突起部彼此电连接，和所述多个导电突起中的每个导电突起的至少部分位于所述第一与所述第二区域之间。

根据本发明的另一个方面，提供了一种像素传感器电路，包括：第一和第二电源节点；复位晶体管，连接在所述第一电源节点与内部节点之间；光电二极管，连接到所述第二电源节点；以及传输晶体管，连接在所述光电二极管与所述内部节点之间，其中，所述传输晶体管包括多个竖直栅极结构，所述多个竖直栅极结构被配置为选择性地将所述光电二极管连接到所述内部节点。

根据本发明的又一个方面，提供了一种检测电磁辐射的方法，所述方法包括：用电磁辐射照射像素传感器的光电二极管；使用传输晶体管的竖直栅极结构将所述光电二极管的阴极连接到所述像素传感器的内部节点，从而产生内部节点电压电平；以及基于所述内部节点电压电平产生所述像素传感器的输出电压电平。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。

图1A和图1B是根据一些实施例的晶体管结构的示意图。

图2是根据一些实施例的像素传感器电路的示意图。

图3A至图3C是根据一些实施例的像素传感器的示意图。

图4是根据一些实施例的像素传感器阵列的示意图。

图5是根据一些实施例的操作像素传感器电路的方法的流程图。

图6是根据一些实施例的制造晶体管结构的方法的流程图。

图7A至图7F是根据一些实施例的处于各个制造阶段的晶体管结构的示意图。

具体实施方式

以下公开内容提供了许多不同的实施例或示例，用于实施所提供主题的不同部件。下面描述了组件、值、操作、材料、布置等的具体示例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。可以设想其它的部件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在多个实例中重复参考标号和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出对应的解释。

在各种实施例中，晶体管结构包括具有第一掺杂类型的衬底区域以及具有与第一掺杂类型相反的第二掺杂类型的第一区域和第二区域。晶体管结构的栅极导体包括延伸到第一区域和第二区域之间的衬底区域中的多个导电突起部。通过包括多个导电突起部，与不包括多个导电突起部的方法相比，沟道面积增加，并且晶体管结构能够提高第一区域和第二区域之间的电子传输效率。在像素传输门应用中，特别是其中使用深光电二极管的那些应用中，电子传输效率的提高减少了延迟时间和光电二极管饱和的发生，也称之为白像素(WP)。

图1A和图1B是根据一些实施例的晶体管结构100的示意图。图1A描述晶体管结构100在X方向以及垂直于X方向的Y方向的平面图。图1B描述晶体管结构100沿着线A-A’、在X方向以及垂直于X方向和Y方向的Z方向的截面图。在各种实施例中，晶体管结构100也被称为传输晶体管结构100或IC结构100。

如图1A和图1B所示，在一些实施例中，晶体管结构100包括沿着X方向且位于区域100R1和区域100R2之间的栅极导体100G，也称为栅极结构100G。栅极导体100G包括覆盖多个导电突起部P1至P6的导电区域100C。介电层100D接触导电区域100C的下表面(未标记)并且围绕每个导电突起部P1至P6。如下面进一步论述的，在图1A和图1B所示的导电突起部P1至P6的数量和位置是为了说明的目的而呈现的非限制性示例。

如图1B所示，区域100R1和区域100R2位于衬底100B内，衬底100B具有在X方向和Y方向上延伸的上表面100S。导电突起部P1至P6在垂直于上表面100S的负Z方向上延伸到衬底100B中，因此在一些实施例中也被称为竖直栅极结构P1至P6。导电区域100C与每个导电突起部P1至P6连续并且通过介电层100D与衬底100B电隔离。

为了说明的目的，如图1A和图1B所示布置晶体管结构100的栅极导体100G、介电层100D以及区域100R1和区域100R2。在各种实施例中，晶体管结构100包括除图1A和图1B所示之外如下所述布置的栅极导体100G、介电层100D以及区域100R1和区域100R2。

在图1A和图1B所示的实施例中，晶体管结构100包括区域100R1和区域100R2。在各种实施例中，晶体管结构100不包括区域100R1和区域100R2中的一个或两个，并且区域100R1和区域100R2中的一个或两个是与晶体管结构100分离的一个或多个IC结构(未示出)的部分。在各种实施例中，区域100R1和区域100R2中的一个是像素传感器的光电二极管，例如，下文关于图3A至图3C论述的像素传感器300或像素传感器300P的光电二极管300PD，和/或区域100R1和区域100R2中的另一个是像素传感器的浮动扩散(FD)区域或节点。电路的区域或节点基于结构被称为浮动，通过该结构，该区域或节点能够例如通过一个或多个开路晶体管和/或一个或多个反相偏置二极管与其他电路元件同时断开。

如下文进一步论述的，晶体管结构100因此可用作像素传感器(例如下文关于图3A至图3C论述的像素传感器300或像素传感器300P)的一些或全部传输晶体管、像素传感器电路(例如下文关于图2论述的像素传感器电路200)，以及在一些实施例中，作为图像传感器(例如，下文关于图4论述的像素传感器阵列400)的多个传输晶体管中的一个。因此，晶体管结构100还可用作另一类型的IC器件(例如，逻辑、存储器或包括具有下文论述的特性的一或多个晶体管的其它IC器件)的晶体管中的一些或全部。

在一些实施例中也称为衬底区域100B的衬底100B是半导体晶圆中适合于形成一个或多个IC器件的部分。在各种实施例中，衬底100B包括：n型硅(Si)，包括一种或多种施主掺杂剂(例如，磷(P)或砷(As))，在一些实施例中被称为具有n型掺杂；或者P型硅，包括一种或多种受主掺杂剂(例如，硼(B)或铝(Al))，在一些实施例中被称为具有P型掺杂。在一些实施例中，衬底100B包括化合物半导体，例如，磷化铟(InP)、砷化镓(GaAs)、硅锗(SiGe)、砷化铟(InAs)、碳化硅(SiC)或另一种合适的化合物半导体材料。在各种实施例中，衬底100B包括块状硅层或绝缘体上硅(SOI)衬底，例如，通过埋氧(BOX)层与块状硅层分离的硅层。

区域100R1和区域100R2是衬底100B内具有与衬底100B的掺杂类型相反的掺杂类型的区域，例如，通过包括上面关于衬底100B论述的一种或多种掺杂剂。在一些实施例中，衬底100B具有p型掺杂，并且区域100R1和区域100R2中的每一个均具有n型掺杂。

在一些实施例中，区域100R1和区域100R2中的一个或两个包括一个或多个外延层。在各种实施例中，衬底区域100R1和区域100R2中的一个或两个包括硅、InP、Ge、GaAs、SiGe、InAs、SiC中的一种或多种或另一合适的半导体材料。

导电区域100C和导电突起部P1至P6包括能够在整个栅极导体100G上分布电荷的一种或多种导电材料。在各种实施例中，导电材料包括多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)中的一个或多个，或一种或多种其它金属，和/或一种或多种其它合适的材料。

介电层100D包括一种或多种介电材料，该介电材料能够通过将分布在整个栅极导体100G中的电荷与衬底100B电隔离而将栅极导体100G电容耦合到衬底100B。在一些实施例中，介电层100D包括一种或多种高k介电材料，即介电常数高于二氧化硅(SiO

因此，栅极导体100G和介电层100D被配置为在操作中基于分布在整个栅极导体100G中的电荷在衬底100B中形成与介电层100D相邻的导电沟道100CH。

通过如上文所论述的布置和组成，晶体管结构100被配置为包括位于配置为源极/漏极部件的区域100R1和区域100R2之间的栅极导体100G的晶体管。导电突起部P1至P6中的每一个的至少部分位于区域100R1和区域100R2之间。在一些实施例中，区域100R1被配置为晶体管结构100的源极部件，并且区域100R2被配置为晶体管结构100的漏极部件。

在图1A和图1B中所描述的实施例中，区域100R2包括轻掺杂区域100R2A。在一些实施例中，轻掺杂区域100R2A是被称为像素n型轻掺杂漏极(PNLD)的n型区域。在一些实施例中，区域100R2不包括轻掺杂区域100R2A。

在一些实施例中，晶体管结构100包括与区域100R1或区域100R2中的一个或多个或栅极导体100G接触的一个或多个接触件、通孔和/或其它导电部件(未示出)，因此，晶体管结构100被配置为将区域100R1或区域100R2中的一个或多个或栅极导体100G电连接到与晶体管结构100分离的一个或多个IC结构和/或器件(未示出)。

在图1A和图1B中所描述的实施例中，栅极导体100G包括总共六个导电突起部P1至P6，六个导电突起部P1至P6布置成三行，每行包括两个导电突起部，例如，在图1B中所示的导电突起部P1和导电突起部P2，从而形成两列。在各种实施例中，栅极导体100G包括布置成小于或大于三行和/或小于或大于两列的导电突起部。

在各种实施例中，栅极导体100G包括总数小于或大于6的导电突起部。在一些实施例中，栅极导体100G包括总共两个导电突起部，例如，单行导电突起部P1和P2或单列导电突起部P1和P3。在一些实施例中，栅极导体100G包括总数为三个到十二个的导电突起部。包括具有其他总数的导电突起部(例如，根据除上述范围之外的范围的导电突起部)的栅极导体100G在本发明的范围内。

在图1A和图1B中所描述的实施例中，栅极导体100G包括以行和列的阵列布置的导电突起部，例如导电突起部P1至P6。在各种实施例中，栅极导体100G包括具有不同于阵列布置或除阵列布置之外的一个或多个布置的导电突起部，例如，交错的行和/或列、圆形或同心环图案、三角形图案、之字形图案、图案的组合和/或独立于图案的一个或多个预定位置。

在图1A和图1B中所描述的实施例中，导电突起部P1至P6在X-Y平面中具有由宽度W给定的直径的圆的形状，包括电介质100D。在图1A和图1B中所描述的实施例中，导电突起部P1至P6在X-Z平面和Y-Z平面(未示出)中具有锥形形状，且沿着负Z方向变窄，并且宽度W对应于导电突起部P1至P6的最大直径。

在各种实施例中，导电突起部P1至P6在X-Y平面中具有不同于圆形的形状，例如，正方形或其它矩形形状或不规则形状，并且宽度W对应于X-Y平面中的最大尺寸，例如，矩形的对角线。

在一些实施例中，导电突起部P1至P6在X-Z和Y-Z平面中的单个平面中具有锥形形状，且沿着负Z方向变窄。在一些实施例中，导电突起部P1至P6在X-Z平面和Y-Z平面中的任一个中都不具有锥形形状，并且宽度W相对于Z方向不变化。

给定的导电突起部(例如导电突起部P1)与最近的其它导电突起部(例如导电突起部P2)相距等于或大于最小间隔S的距离。在一些实施例中，最小间隔S大于或等于宽度W的一半。

在图1A和图1B中所描述的实施例中，每个导电突起部P1至P6沿着给定的X或Y方向与最近的导电突起部相距与最小间隔S对应的大致相同的距离，并且与其他导电突起部相距大于最小间隔S的距离，从而与剩余的导电突起部相距大致等于或大于最小间隔S的一个或多个距离。在各种实施例中，栅极导体100G以其他方式被配置，使得给定的导电突起部与剩余的导电突起部相距大致等于或大于最小间隔S的一个或多个距离。

基于一个或多个部件在尺寸的相同标称值的制造公差内，多个部件被认为具有大致相同的尺寸，例如宽度W或间隔S。

在图1A和图1B中所描述的实施例中，每个导电突起部P1至P6均具有大致相同的长度L，且在负Z方向上远离导电区域100C延伸。在各种实施例中，一个或多个导电突起部，例如，导电突起部P1至P6，具有与一个或多个其他导电突起部，例如，另一导电突起部P1至P6，的长度不同的长度L。

在操作中，基于导电突起部P1至P6与对应区域100R1或100R2之间的平均电子传输路径长度，电子从区域100R1和区域100R2传输到导电突起部P1至P6和/或从导电突起部P1至P6传输到区域100R1和区域100R2。随着长度L的值相对于对应区域100R1或区域100R2的尺寸从零增加，平均传输路径长度最初基于Z方向上的增加的重叠而减小，然后随着长度L对应于在负Z方向上延伸超过对应区域100R1或区域100R2的导电突起部P1至P6而增加。在一些实施例中，长度L具有范围从100埃

除了上表面100S之外，衬底100B还包括下表面(未示出)，使得下表面和上表面100S之间的距离限定衬底厚度。在一些实施例中，长度L具有范围为衬底厚度的3％至90％的值。具有相对于衬底厚度的其它值的长度L，例如，根据除上文论述的范围之外的范围的那些值，在本发明的范围内。

在图1A和图1B中所描述的实施例中，导电区域100C在正Z方向上在上表面100S上方延伸，从而包括在上表面100S上方的顶表面100CS。在各种实施例中，导电区域100C在正Z方向上与上表面100S共同延伸，使得顶表面100CS与上表面100S共面，或者导电区域在正Z方向上没有延伸到上表面100S，使得顶表面100CS在上表面100S下方。

在图1A和图1B中所描述的实施例中，整个导电区域100C在正Z方向上位于上表面100S上方。在各种实施例中，导电区域100C的部分或全部在负Z方向上位于上表面100S处和/或下方。

在图1A和图1B中所描述的实施例中，导电区域100C在负X方向上远离导电突起部P1延伸，使得导电区域100C和介电层100D中的每一个的部分在正Z方向上覆盖衬底100B的在导电突起部P1和区域100R1之间的部分。在一些实施例中，导电区域100C不在负X方向上远离导电突起部P1延伸，并且导电区域100C和介电层100D不包括在正Z方向上覆盖衬底100B的在导电突起部P1和区域100R1之间的部分的部分。

在图1A和图1B中所描述的实施例中，导电区域100C在正X方向上远离导电突起部P2延伸，使得导电区域100C和介电层100D中的每一个的部分在正Z方向上覆盖衬底100B的在导电突起部P2和区域100R2之间的部分。在一些实施例中，导电区域100C不在正X方向上远离导电突起部P2延伸，并且导电区域100C和介电层100D不包括在正Z方向上覆盖衬底100B的在导电突起部P2和区域100R2之间的部分的部分。

在图1A和图1B中所描述的实施例中，区域100R1在正X方向上延伸直到导电区域100C的边缘。在各种实施例中，区域100R1在正X方向上延伸超过导电区域100C的边缘，使得导电区域100C在正Z方向上覆盖区域100R1，或者区域100R1不在正X方向上延伸直到导电区域100C的边缘，使得区域100R1和导电区域100C被间隙(未示出)分开。

在图1A和图1B中所描述的实施例中，区域100R2在负X方向上延伸直到导电区域100C的边缘。在各种实施例中，区域100R2在负X方向上延伸超过导电区域100C的边缘，使得导电区域100C在正Z方向上覆盖区域100R2，或者区域100R2不在负X方向上延伸直到导电区域100C的边缘，使得区域100R2和导电区域100C被间隙(未示出)分开。

在图1A和图1B中所描述的实施例中，区域100R1和区域100R2中的每一个均与上表面100S共面。在一些实施例中，区域100R1和区域100R2中的一个或两个在正Z方向上延伸超过上表面100S，并且由此包括在上表面100S上方的最顶部。在一些实施例中，区域100R1和区域100R2中的一个或两个不在正Z方向上延伸到上表面100S，并且由此包括在上表面100S下方的最顶部。

在图1A和图1B中所描述的实施例中，导电突起部P1至P6中的每一个均在负Z方向上延伸超过区域100R1和区域100R2中的每一个的最底部。在一些实施例中，区域100R1和区域100R2中的一个或两个在负Z方向上延伸超过导电突起部P1至P6中的至少一个的最底部。在一些实施例中，区域100R1和区域100R2中的一个或两个在负Z方向上延伸超过所有导电突起部P1至P6的最底部。

通过上文论述的结构，晶体管结构100包括栅极导体100G，该栅极导体100G包括在区域100R1和区域100R12之间延伸到衬底区域100B中的导电突起部P1至P6。通过包括导电突起部P1至P6，与不包括多个导电突起部(例如导电突起部P1至P6)的方法相比，沟道100CH的体积增加，并且晶体管能够改进区域100R1和区域100R2之间的电子传输效率。

基于减小一个或多个相邻部件和导电突起部之间的平均电子传输路径长度，改进的传输效率在电子传输到沿导电突起部延伸的一个或多个相邻部件和/或从沿导电突起部延伸的一个或多个相邻部件传输电子的应用中特别有效。例如，在下文论述的像素传输门应用中，与不包括多个导电突起部的方法相比，传输效率的改进减少了滞后时间和WP发生率。

图2是根据一些实施例的像素传感器电路200的示意图。像素传感器电路200包括晶体管结构100-1，晶体管结构100-1是上文关于图1A和图1B所论述的晶体管结构100的实例。像素传感器电路200还包括电源节点VDDN和电源节点VSSN、内部节点N1以及输出节点OUT。晶体管RST连接在电源节点VDDN与内部节点N1之间，并且晶体管结构100-1和光电二极管PD1串联连接在内部节点N1与电源节点VSSN之间。光电二极管PD1的阴极连接到晶体管结构100-1，并且光电二极管PD1的阳极连接到电源节点VSSN。晶体管SF和晶体管RS串联连接在电源节点VDDN和输出节点OUT之间，晶体管SF的栅极连接到内部节点N1，并且电流源Ib连接在输出节点OUT和电源节点VSSN之间。

两个或更多个电路元件被认为是基于直接电连接或包括一个或多个附加电路元件(例如，一个或多个逻辑或传输门)的电连接而被连接的，并且因此能够被控制，例如，由晶体管或其它开关器件制成电阻性的或断开的。

在一些实施例中，像素传感器电路200包括串联连接在内部节点N1和电源节点VSSN之间的晶体管结构100的一个或多个附加实例和对应的光电二极管，在图2的虚线框中表示为第N个晶体管结构100-N和光电二极管PDN。在一些实施例中，像素传感器200包括总数为N的晶体管结构100-1至100-N以及对应光电二极管PD1至PDN，总数N范围为两个至四个。在下面的论述中，对晶体管结构100-1至100-N和光电二极管PD1至PDN的引用包括N＝1并且像素传感器电路200包括单个晶体管结构100-1和单个光电二极管PD1的情况。

在一些实施例中，与光电二极管PD1串联连接的单个晶体管结构100-1对应于下文关于图3A和图3B论述的像素传感器300。在一些实施例中，等于四的总数N的晶体管结构100-1至100-N和对应光电二极管PD1至PDN对应于下文关于图3C论述的像素传感器300P。在一些实施例中，像素传感器电路200是例如下文关于图4论述的像素传感器阵列400的像素传感器阵列的一个像素传感器电路。

在一些实施例中，除了上述引用的元件外，像素传感器电路200还包括一个或多个电路元件(未示出)，例如，连接在电源节点VDDN和内部节点N1之间的一个或多个晶体管和/或电阻器件。

电源节点VDDN是配置为承载电源电压VDD的电路节点，该电源电压VDD具有电源电压电平，例如包括像素传感器电路200的电源域的工作电压电平。电源节点VSSN是配置为承载电源电压VSS的电路节点，该电源电压VSS具有电源参考电平，例如，包括像素传感器电路200的电源域的接地电平。

在图2中所描述的实施例中，晶体管RST、SF和RS以及晶体管结构100-1至100-N中的每一个都是n型金属氧化物半导体(NMOS)晶体管。在各种实施例中，晶体管RST、SF或RS或晶体管结构100-1至100-N中的一个或多个是p型金属氧化物半导体(PMOS)晶体管。

晶体管RST的栅极配置为接收信号Vrst，晶体管结构100-1至100-N的栅极配置为接收各个信号Vtx1至VtxN，晶体管RS的栅极配置为接收信号Vrs，晶体管SF的栅极配置为接收内部节点N1上的电压Vn1。电流源Ib配置为通过一系列晶体管SF和RS控制电流，也称为电流Ib。

在操作中，光电二极管PD1至PDN中的一个或多个在预定时间段内暴露于电磁辐射，例如，光，并且响应于电磁辐射的一个或多个强度水平，在对应的阴极上累积表示一个或多个强度水平的一个或多个电荷电平。在一些实施例中，一个或多个强度水平是光的强度水平。在一些实施例中，一个或多个强度水平包括基于电磁辐射的对应单独频率的多个强度水平。

在各种实施例中，像素传感器电路200具有背侧照明(BSI)或前侧照明(FSI)结构，并且在操作中，光电二极管PD1至PDN中的一个或多个从相应的背向或前向接收电磁辐射，例如，下文关于图3A至图3C论述的相应的负或正Z方向。

响应于信号Vtx1至VtxN中的一个或多个，在操作中，晶体管100-1至100-N中对应的一个或多个闭合，从而使累积电荷的部分被转移到内部节点N1，并产生具有表示一个或多个强度水平的电压电平的电压Vn1。在一些实施例中，信号Vtx1至VtxN被称为包括像素传感器电路200的像素传感器阵列的传输或控制信号。在一些实施例中，像素传感器阵列配置为生成信号Vtx1至VtxN，该信号Vtx1至VtxN使得晶体管结构100-1至100-N中的一个或多个对应于控制像素传感器阵列的一个或多个预定曝光周期而闭合，例如，在打开和关闭像素传感器阵列的快门之后。

响应于信号Vrs，在操作中，晶体管RS闭合，从而建立电流路径，通过该电流路径，电流Ib流过晶体管SF，晶体管SF的栅极被内部节点N1上的电压Vn1的电压电平偏置。在一些实施例中，信号Vrs被称为包括像素传感器电路200的像素传感器阵列的行选择信号。在一些实施例中，像素传感器阵列配置为产生信号Vrs，使得晶体管Rs闭合作为行选择操作的部分。

通过如上文所论述的布置，晶体管SF具有源极跟随器结构，通过该源极跟随器结构，在操作中，在输出节点OUT上产生输出电压Vout，该输出电压Vout具有跟随内部节点N1上的电压Vn1的电压电平的输出电压电平。

响应于信号Vrst，在操作中，晶体管RST闭合，从而选择性地将内部节点N1连接到电源节点VDDN并且使内部节点N1放电。在一些实施例中，信号Vrst被称为包括像素传感器电路200的像素传感器阵列的复位信号。在一些实施例中，像素传感器阵列配置为生成信号Vrst，使得晶体管RST对应于控制像素传感器阵列的一个或多个预定曝光周期而闭合，例如，与打开和/或关闭像素传感器阵列的快门相协调。

因此，像素传感器电路200配置为，在操作中，在输出节点OUT上产生输出电压Vout，该输出电压Vout具有表示内部节点N1上的电压Vn1的电压电平的输出电压电平，由此表示通过由晶体管结构100-1至100-N和光电二极管PD1-PDN组成的一对或多对传送到内部节点N1的一个或多个电荷电平，并且由此表示由光电二极管PD1至PDN接收的电磁辐射的一个或多个强度水平。

通过如图2所示和上文论述的结构，像素传感器电路200包括晶体管结构100的一个或多个实例，这些实例配置为连接在光电二极管和内部节点之间的传输晶体管。在各种实施例中，像素传感器电路200具有与图2中所描述的结构不同的结构，使得晶体管结构100以其他方式配置为连接在光电二极管和内部节点之间的传输晶体管。

因此，像素传感器电路200能够实现以上关于晶体管结构100所论述的优点。因为晶体管结构100的一个或多个实例中的每一个均包括导电突起部，例如，上文关于图1A和图1B论述的导电突起部P1至P6，与不包括多个导电突起部的方法相比，电荷转移到内部节点N1的方式得到改善，使得电荷转移的滞后时间减少并且避免了光电二极管阴极饱和(WP)的发生。

图3A至图3C是根据一些实施例的像素传感器300和300P的示意图。图3A是像素传感器300在X-Y平面中的平面图，图3B是像素传感器300在X-Z平面中的截面图，以及图3C是像素传感器300P在X-Y平面中的平面图。像素传感器300是可用作如上文关于图2论述的晶体管结构100-1至100-N中的一个与光电二极管PD1至PDN中的对应一个串联连接的组合的IC器件，并且在N＝4的情况下，像素传感器300P是可用作晶体管结构100-1至100-N与对应的光电二极管PD1至PDN总体(collectively)串联连接的组合的IC器件。

像素传感器300包括晶体管结构100、光电二极管300PD以及隔离结构300S的两个实例，晶体管结构100包括栅极导体100G和衬底100B内的区域100R1和区域100R2，每一个都在上文关于图1A和图1B的论述中。像素传感器300P包括晶体管结构100的四个实例、光电二极管300PD的四个实例以及总体对应于晶体管结构100的四个实例的区域100R2的浮动扩散节点(FDN)300F。

为进行说明，在图3A至图3C中简化了像素传感器300和300P的描述。在各种实施例中，像素传感器300和300P包括除图3A至图3C所示的元件以外的元件(未示出)，例如，晶体管、导电部件和/或隔离结构。在一些实施例中，晶体管结构100具有不同于图3B所示的结构，如上文关于图1A和图1B所论述。

隔离结构300S是衬底100B内包括一个或多个介电材料的区域，并且配置为将像素传感器300与相邻的IC器件(例如像素传感器300的附加实例)电隔离。

光电二极管300PD是包括与阴极300C相邻的阳极300A的光检测器结构。阳极300A是衬底100B中的p型区域，阴极300C是衬底100B中的n型区域，并且传感器300配置为在操作中，通过在阴极300C(在一些实施例中也称为集电极)中累积电子电荷来响应于暴露于电磁辐射。在一些实施例中，光电二极管300PD被称为深光电二极管。

在一些实施例中，配置像素传感器300和/或像素传感器300P，使得在操作中，光电二极管300PD响应从负Z方向接收的电磁辐射，从而对应于BSI结构。在一些实施例中，配置像素传感器300和/或像素传感器300P，使得在操作中，光电二极管300PD响应从正Z方向接收的电磁辐射，从而对应于FSI结构。

如图3A和图3B中所示，像素传感器300包括晶体管结构100和光电二极管300PD，晶体管结构100和光电二极管300PD被设置成沿着X方向彼此相邻并且在隔离结构300S之间，栅极导体100G的导电突起部中的每一个的至少部分(例如导电突起部P1和P2)因而被设置在阴极300C和区域100R2之间。在图3A和图3B中所描述的实施例中，衬底100B具有p型掺杂，并且区域100R1和100R2中的每一个均具有n型掺杂。

在图3A和图3B中所描述的实施例中，区域100R1和阴极300C是衬底100B中的分离区域，并且区域100R1与阳极300A相邻。在一些实施例中，区域100R1和阴极300C是衬底100B中的单个连续区域。在一些实施例中，区域100R1和阳极300A在衬底100B内被间隙(未示出)分开。

如图3B所示，在一些实施例中，阴极300C包括在正X方向上延伸的部分300CX，并且导电突起部P1延伸到阴极300C的部分300CX中。在阴极300C包括在正X方向上延伸的部分300CX的各种实施例中，栅极导体100G的除了导电突起部P1之外的一个或多个导电突起部，例如，导电突起部P2，延伸到阴极300C的部分300CX中。

如图3A和图3B所示，以及如上文所论述，像素传感器300配置为，在操作中，响应于电磁辐射在阴极300C上累积电荷，并且响应于栅极导体100G上的电压，通过对应于栅极导体100G的导电突起部(例如导电突起部P1和导电突起部P2)的导电沟道(图3A和图3B中未示出)，将累积电荷的至少部分转移到区域100R2中。

为了说明的目的，光电二极管300PD的阳极300A和阴极300C被布置成如图3B所示。在各种实施例中，例如，通过具有不同于如图3B所示的那些形状、尺寸和/或相对定位，光电二极管300PD包括不同与如图3B所示布置的阳极300A和阴极300C，使得像素传感器300配置为可进行如上所述的操作。在一些实施例中光电二极管300PD还包括除了阳极300A和阴极300C之外的一个或多个元件(未示出)，使得像素传感器300配置为可进行如上所述的操作。在一些实施例中，除了阳极300A之外，光电二极管300PD还包括p型区域(未示出)，并且由此配置为钉扎光电二极管，使得像素传感器300配置为可进行如上所述的操作。

如图3C所示，像素传感器300P包括沿X方向对齐的光电二极管300PD的两个实例、晶体管结构100的两个实例和FDN 300F，以及沿Y方向对齐的光电二极管300PD的两个实例、晶体管结构100的两个实例和FDN300F。晶体管结构100的每个实例均位于FDN 300F和光电二极管300PD的对应实例之间，从而具有与如图3B所示的像素传感器300的截面结构相同的截面结构，但是没有与FDN 300F(区域100R2)相邻的隔离结构300S的实例。为了清楚起见，像素传感器300P的附加元件，例如一个或多个隔离结构，没有在图3C中示出。

因此，配置像素传感器300P，使得在操作中，光电二极管300PD的给定实例响应于电磁辐射在阴极300C上累积电荷，并且响应于对应晶体管结构100的栅极导体100G上的电压，通过对应于对应晶体管结构100的栅极导体100G的导电突起部(例如，导电突起部P1和导电突起部P2)的导电沟道(图3C中未示出)，将累积电荷的至少部分转移到FDN 300F。

为了进行说明，光电二极管300PD的四个实例、晶体管结构100的四个实例和像素传感器300P的FDN 300F被布置成如图3C所示。在各种实施例中，像素传感器300P包括相应地对准的光电二极管300PD和晶体管结构100中的每一个的总共两个或三个实例，使得像素传感器300P配置为如上所述地操作。除了如上文所论述的实例之外，光电二极管300PD的实例的数量在本发明的范围内。

由于像素传感器300和300P中的每一个均包括如上所述配置的晶体管结构100的至少一个实例，因此像素传感器300和像素传感器300P中的每一个能够实现上面关于晶体管结构100和像素传感器电路200所论述的益处。

图4是根据一些实施例的像素传感器阵列400的示意图。在一些实施例中也称为图像传感器400的像素传感器阵列400包括N行和M列的如上文关于图2所论述的像素传感器电路200的阵列以及外围电路400P。在各种实施例中，像素传感器阵列400具有上文关于图2至图3C所论述的BSI或FSI结构。外围电路400P和像素传感器电路200基于CMOS技术，并且在一些实施例中，像素传感器阵列400被称为CIS。

外围电路400P是包括控制器和存储器的电子电路，从而配置为使一些或全部像素传感器电路200产生表示对应电磁辐射强度的电压，使得在操作中产生基于N行和M列像素传感器电路200的集合数字图像。

在一些实施例中，像素传感器阵列400包括快门(未示出)，该快门配置为使一些或全部像素传感器电路在一个或多个预定曝光周期内暴露于电磁辐射。

在一些实施例中，像素传感器阵列400包括一个或多个滤波器(未示出)，该滤波器配置为将像素传感器电路200的一个或多个子集的曝光限制到一个或多个电磁辐射频率范围。在一些实施例中，一个或多个电磁辐射频率范围对应于红光、绿光以及蓝光。

在各种实施例中，外围电路400P配置为产生对应于如上文关于图2所论述的每一像素传感器电路200的信号Vtx1至VtxN、Vrst和/或Vrs和/或接收信号Vout。

由像素传感器阵列400在操作中产生的数字图像具有基于等于行数N乘以像素传感器电路200的列数M的总像素数的大小。在一些实施例中，像素传感器阵列400包括在1000到10000范围内的行数N。在一些实施例中，像素传感器阵列400包括在1200到12000范围内的列数M。在一些实施例中，像素传感器阵列400包括在一百万像素(MP)到125MP范围内的总像素数。在各种实施例中，像素传感器阵列400包括8MP、16MP、24MP、48MP、64MP或128MP的总像素数。包括其它总像素数，例如，根据不同于上文所论述的范围的范围的像素数的像素传感器阵列400在本发明的范围内。

对于给定的像素数目，像素传感器阵列400在各自的X和Y方向上具有宽度和高度(未标记)，从而具有取决于像素传感器电路200的尺寸和间隔(在一些实施例中被称为节距)的分辨率。在一些实施例中，像素传感器阵列400的像素传感器电路200具有在0.5微米(μm)到2.0μm范围内的节距。在一些实施例中，像素传感器阵列400的像素传感器电路200具有在0.75μm到1.0μm范围内的节距。包括其它节距值(例如，根据除上文所论述的范围之外的范围的那些节距值)的像素传感器阵列400在本发明的范围内。

为了适应减小的节距，像素传感器电路(例如，像素传感器电路200)通常包括垂直于X和Y方向延伸的元件(例如，上文关于图3A至图3C论述的光电二极管300PD)。因为像素传感器阵列400的像素传感器电路200包括晶体管结构100的导电突起部，例如，导电突起部P1至P6，所以像素传感器阵列400能够实现以上关于晶体管结构100和像素传感器电路200所论述的益处。

图5是根据一些实施例的操作像素传感器的方法500的流程图。方法500的操作能够被执行为操作一个或多个IC器件的方法的部分，一个或多个IC器件包括一个或多个像素传感器，例如，上文关于图4所论述的像素传感器阵列400、上文关于图3A至图3C所论述的像素传感器300或像素传感器300P，和/或上文关于图2所论述的像素传感器电路200。

在一些实施例中，方法500的操作以图5所示的顺序执行。在一些实施例中，方法500的操作以不同于图5所示的顺序执行。在一些实施例中，在执行方法500的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作510处，在一些实施例中，复位晶体管用于将像素传感器的内部节点连接到电源节点。使用复位晶体管将内部节点连接到电源节点使得内部节点对所存储的电荷中的一些或全部放电，从而将内部节点设置为预定电压电平，例如，电源节点的电源电压电平。在一些实施例中，将内部节点连接到电源节点包括将FDN连接到电源节点。

在一些实施例中，使用复位晶体管将内部节点连接到电源节点包括使用晶体管RST将内部节点N1连接到电源节点VDDN，如上文关于图2所论述。在一些实施例中，使用复位晶体管将内部节点连接到电源节点包括将如上文关于图1A、图1B、图3A和图3B所论述的区域120R2连接到电源节点。在一些实施例中，使用复位晶体管将内部节点连接到电源节点包括将如上文关于图3C所论述的FDN 300F连接到电源节点。

在一些实施例中，使用复位晶体管将内部节点连接到电源节点对应于控制像素传感器的一个或多个预定曝光周期。在一些实施例中，使用复位晶体管将内部节点连接到电源节点对应于控制包括像素传感器的像素传感器阵列(例如，上文关于图4所论述的像素传感器阵列400)的一个或多个预定曝光周期。

在操作520处，用电磁辐射，例如光，照射像素传感器的光电二极管。在一些实施例中，照射光电二极管包括在预定时间段内打开和关闭快门。在各种实施例中，照射光电二极管包括执行BSI或FSI操作，如上文关于图1A至图4所论述。

在一些实施例中，用电磁辐射照射光电二极管包括使用滤波器将光电二极管接收的电磁辐射限制到一个或多个电磁辐射频率范围。在一些实施例中，将电磁辐射限制到一个或多个电磁辐射频率范围包括将电磁辐射限制到红光、绿光和蓝光中的一个。

在一些实施例中，用电磁辐射照射光电二极管包括使电荷累积在光电二极管的阴极上，电荷量表示电磁辐射的强度水平。

在一些实施例中，用电磁辐射照射光电二极管包括照射上文关于图3A至图3C所论述的光电二极管300PD。

在操作530处，使用传输晶体管的竖直栅极结构将光电二极管的阴极连接到内部节点，从而产生内部节点电压电平。使用竖直栅极结构将阴极连接到内部节点包括将竖直栅极结构偏置到共同偏置电压电平。在一些实施例中，将竖直栅极结构偏置到公共偏置电压电平包括偏置传输晶体管的栅极导体的导电区域，该导电区域电连接到竖直栅极结构中的每一个。

在一些实施例中，将竖直栅极结构偏置到公共偏置电压电平包括偏置如上文关于晶体管结构100以及图1A和图1B所论述的栅极导体100G的导电突起部，例如，导电突起部P1至P6。在一些实施例中，将竖直栅极结构偏置到公共偏置电压电平包括在晶体管结构的栅极处接收信号，例如，在晶体管结构100-1至100-N中的一个的对应栅极处接收信号Vtx1至VtxN中的一个，如上文关于图2所论述。在一些实施例中，将竖直栅极结构偏置到公共偏置电压电平包括使用电路来生成控制信号，例如，使用外围电路400P来生成信号Vtx1至VtxN中的一个，如上文关于图4所论述。

使用竖直栅极结构将阴极连接到内部节点包括使用每个竖直栅极结构的位于光电二极管和内部节点之间的至少部分。在一些实施例中，使用每个竖直栅极结构的至少部分包括使用栅极导体100G的导电突起部(例如，导电突起部P1至P6)中的每一个的位于光电二极管300PD与区域100R2或FDN 300F之间的至少部分，如上文关于图3A至图3C所论述。

将光电二极管的阴极连接到内部节点包括响应于偏置电压电平在光电二极管和内部节点之间提供导电沟道。在各种实施例中，提供导电沟道包括建立该导电沟道或增强存在的导电沟道。在一些实施例中，提供导电沟道包括提供上文关于图1A和图1B所论述的导电沟道100CH。

将光电二极管的阴极连接到内部节点包括将光电二极管的阴极连接到像素传感器的内部节点。在一些实施例中，将光电二极管的阴极连接到像素传感器的内部节点包括将光电二极管PD1至PDN中的一个的阴极连接到像素传感器电路200的内部节点N1，如上文关于图2所论述。在各种实施例中，将光电二极管的阴极连接到像素传感器的内部节点包括将阴极300C连接到像素传感器300的区域100R2或将阴极300C的实例连接到像素传感器300P的FDN300F，如上文关于图3A至图3C所论述。

产生内部节点电压电平包括产生表示在光电二极管的阴极上累积的电荷量的内部节点电压电平，例如，上文关于图2所论述的光电二极管PD1至PDN中的一个的阴极或上文关于图3A至图3C所论述的阴极300C。

在操作540处，在一些实施例中，基于内部节点电压电平产生像素传感器的输出电压电平。产生输出电压电平包括在配置为产生输出电压的晶体管的栅极处接收内部节点电压电平。在一些实施例中，在晶体管的栅极处接收内部节点电压电平包括在配置为源极跟随器的晶体管的栅极处接收内部节点电压电平，由此，输出电压电平跟随内部节点电压电平。在一些实施例中，在晶体管的栅极处接收内部节点电压电平包括在晶体管SF的栅极处接收电压Vn1，如上文关于图2所论述。

在一些实施例中，产生输出电压电平包括使用选择晶体管将晶体管选择性地连接到像素传感器的输出节点。在一些实施例中，使用选择晶体管将晶体管选择性地连接到输出节点包括使用晶体管RS将晶体管SF择性地连接到输出节点OUT，如上文关于图2所论述。

在一些实施例中，使用选择晶体管将晶体管选择性地连接到输出节点包括在选择晶体管的栅极处接收控制信号。在一些实施例中，在选择晶体管的栅极处接收控制信号包括在晶体管RS的栅极处接收信号Vrs，如上文关于图2所论述。

在一些实施例中，使用选择晶体管将晶体管选择性地连接到输出节点包括使用电路来产生在选择晶体管的栅极处提供的控制信号。在一些实施例中，使用电路来生成控制信号包括使用外围电路400P，如上文关于图4所论述。

在操作550处，在一些实施例中，复位晶体管用于在使用传输晶体管将阴极从内部节点断开之后将内部节点连接到电源节点。使用传输晶体管将阴极从内部节点断开包括使用传输晶体管的竖直栅极结构将阴极从内部节点断开。

使用竖直栅极结构将阴极从内部节点断开包括将竖直栅极结构偏置到与用于将阴极连接到内部节点的公共偏置电压电平不同的公共第二电压电平。将竖直栅极结构偏置到第二电压电平包括减小或消除响应于偏置电压电平而提供的光电二极管与内部节点之间的导电沟道，例如，上文关于图1A和图1B所论述的导电沟道100CH。

使用传输晶体管从而将阴极从内部节点断开包括在断开操作中使用传输晶体管的竖直栅极结构，所述断开操作具有类似于上面关于操作530所论述的连接操作的特征。

使用复位晶体管将内部节点连接到电源节点是如上关于操作510所论述的那样执行的。

通过执行方法500的一些或全部操作，使用具有以上关于晶体管结构100、像素传感器电路200、像素传感器300和300P以及像素传感器阵列400所论述的特性和由此而来的益处的传输晶体管的竖直栅极结构来检测电磁辐射。

图6是根据一些实施例的制造晶体管结构的方法600的流程图，晶体管结构例如为上文关于图1A和图1B所论述的晶体管结构100。图7A至图7F是根据一些实施例的在对应于方法600的操作的各个制造阶段的晶体管结构100的示意图。

图7A至图7F中的每一个均对应于图1B所示的晶体管结构100的截面图。为了便于说明各种部件，截面图仅包括晶体管结构100的相关部分。图7A至图7F所示的部件布置是为了说明而提供的非限制性示例。在各种实施例中，方法600的操作对应于具有上文关于图1A和图1B所论述的各种部件和布置的晶体管结构100。

图6示出了方法600的操作顺序，该操作顺序仅用于说明的目的；方法600的操作能够同时执行或以与图6所示的顺序不同的顺序执行。在一些实施例中，在图6所示的操作之前、之间、期间和/或之后执行除了图6中所示的那些操作之外的操作。

在各种实施例中，方法600的一些或全部被执行作为制造像素传感器(例如，上文关于图3A至图3C论述的像素传感器300或像素传感器300P)、像素传感器电路(例如，上文关于图2论述的像素传感器电路200)或像素传感器阵(例如，上文关于图4论述的像素传感器阵列400)的部分。

在操作610处，在一些实施例中，提供了具有上表面的衬底。在各种实施例中，提供衬底包括提供块状硅层或SOI衬底、具有n型或p型掺杂的硅层，或化合物半导体材料。在一些实施例中，提供衬底包括提供衬底100B，该衬底100B具有上表面100S，如上文关于图1A、图1B和图3A至图3C的论述，以及下文关于图7A至图7F的论述。

在一些实施例中，提供具有上表面的衬底包括通过执行平坦化工艺，(例如，化学机械抛光(CMP))来提供上表面。

在操作620处，在衬底的上表面上施加包括多个开口的掩模。在一些实施例中，施加掩模包括在上表面上沉积光刻胶材料，并且使用光刻技术在光刻胶材料中形成对应于多个开口的图案，并且选择性地去除光刻胶材料的图案化部分。在一些实施例中，施加掩模包括在上表面100S处施加包括多个开口O1和开口O2的掩模M1，如图7A和图7B所示。

在操作630处，形成对应于多个开口的多个衬底沟槽。形成多个沟槽包括形成根据栅极导体100G的导电突起部(例如导电突起部P1至P6)配置的多个沟槽，如上文关于图1A、图1B和图3A至图3C所论述。

形成多个沟槽包括去除衬底的由多个开口暴露的部分。在一些实施例中，形成多个沟槽包括执行蚀刻工艺。在各种实施例中，使用蚀刻工艺包括使用一个或多个蚀刻工艺，诸如湿法蚀刻、干法蚀刻、溅射蚀刻或其他合适的去除工艺。在各种实施例中，使用蚀刻工艺包括使用一种或多种蚀刻剂材料，例如，Cl

在一些实施例中，形成对应于多个开口的多个沟槽包括形成对应于各个开口O1和开口O2的沟槽T1和沟槽T2，如图7B所示。

在一些实施例中，形成多个沟槽包括在去除衬底的由多个开口暴露的部分之后，从衬底的上表面去除掩模。

在操作640处，用介电材料衬垫多个沟槽。用介电材料衬垫多个沟槽包括用介电材料衬垫多个沟槽中的每个沟槽的整个表面。在一些实施例中，用介电材料衬垫多个沟槽包括用介电材料衬垫衬底的上表面的多个沟槽之间和/或邻近多个沟槽的一个或多个部分。在一些实施例中，用介电材料衬垫多个沟槽包括形成如图7C至图7E所示的介电层D1。

在一些实施例中，用介电材料衬垫多个沟槽包括使用沉积工艺。在各种实施例中，沉积工艺包括化学汽相沉积(CVD)、等离子体增强CVD(PECVD)或适于沉积一个或多个材料层的其它工艺。

在各种实施例中，用介电材料衬垫多个沟槽包括沉积SiO

在操作650处，在一些实施例中，在多个沟槽的相对两侧形成衬底区域。形成衬底区域包括形成具有与衬底的掺杂类型相反的掺杂类型的区域。在一些实施例中，形成衬底区域包括形成上文关于图1A、图1B和图3A至图3C所论述以及图7D至图7F所示的区域100R1和区域100R2。

在各种实施例中，形成衬底区域包括执行注入和/或沉积工艺。在一些实施例中，形成衬底区域包括去除沉积在衬底的上表面上的介电材料(例如介电层D1)的部分。

在一些实施例中，注入工艺包括注入一种或多种施主掺杂剂，例如P或As，和/或一种或多种受主掺杂剂，例如B或Al。在一些实施例中，执行沉积工艺包括沉积Si和化合物半导体(例如InP、GaAs、SiGe、InAs、SiC或另一种合适的化合物半导体材料)中的一种或多种。在一些实施例中，执行沉积工艺包括形成一个或多个外延层。

在操作660处，用导电材料填充多个沟槽。用导电材料填充多个沟槽包括形成栅极导体100G的导电突起部(例如导电突起部P1至P6)，如上文关于图1A、图1B和图3A至图3C所论述。在一些实施例中，用导电材料填充多个沟槽包括执行沉积工艺。

在各种实施例中，用导电材料填充多个沟槽包括用多晶硅、Cu、Al、W、Co、Ru和一种或多种其它金属中的一种或多种，和/或一种或多种其它合适的材料填充多个沟槽。

在一些实施例中，用导电材料填充多个沟槽包括在沉积在多个沟槽中的介电材料上以及在衬底的上表面上沉积导电材料。在一些实施例中，用导电材料填充多个沟槽包括在沉积在沟槽T1和沟槽T2中的介电层D1上以及在上表面100S上沉积导电层C1，如图7E所示。

在操作670处，在一些实施例中，去除导电材料的与多个沟槽相邻的部分。在各种实施例中，去除导电材料的与多个沟槽相邻的部分包括在正和/或负X方向上和/或在正Z方向上去除导电材料的与多个沟槽相邻的部分。

在一些实施例中，去除导电材料的与多个沟槽相邻的部分包括在正和负X方向上去除导电层C1的与沟槽T1和沟槽T2相邻的部分，以形成栅极导体100G的导电区域100C，如图7F所示。在一些实施例中，去除导电材料的与多个沟槽相邻的部分包括在正Z方向上去除导电层C1的与沟槽T1和沟槽T2相邻的部分，以形成栅极导体100G的导电区域100C的顶表面100CS，如图7F所示。

在一些实施例中，去除导电材料的与多个沟槽相邻的部分包括去除导电材料的覆盖衬底区域(例如衬底区域100R1和衬底区域100R2)中的一个或两个的部分。

在一些实施例中，去除导电材料的与多个沟槽相邻的部分包括去除介电材料的位于衬底的上表面上的部分，例如，介电层D1的位于上表面100S上的部分，如图7F所示。

在操作680处，在一些实施例中，在导电材料上形成导电路径。形成导电路径包括形成与导电材料的通孔(未示出)，从而在导电材料和通孔之间形成电连接。

方法600的操作可用于通过在相邻的衬底区域之间形成栅极导体的导电突起部来形成IC结构，例如，上文关于图1A、图1B和图3A至图3C论述的晶体管结构100。与不包括形成导电突起部的方法相比，方法600可用于形成具有改进的电子传输效率的晶体管结构，如上文关于晶体管结构100所论述。

在一些实施例中，IC结构包括具有第一掺杂类型并包括上表面的衬底区域、衬底区域内的第一区域和第二区域、第一区域和第二区域中的每一个均具有与第一掺杂类型相反的第二掺杂类型，以及栅极导体，该栅极导体包括在垂直于上表面的平面的方向上延伸到衬底区域中的多个导电突起部。多个导电突起部中的导电突起部彼此电连接，并且多个导电突起部中的每个导电突起部的至少部分位于第一区域和第二区域之间。在一些实施例中，多个导电突起部通过介电层与衬底区域电隔离。在一些实施例中，栅极导体还包括导电区域，该导电区域与多个导电突起部中的每个导电突相连并且通过介电层与衬底区域电隔离。在一些实施例中，第一区域包括光电二极管和栅极导体之间的源极部件，并且第二区域包括与栅极导体相邻的漏极部件。在一些实施例中，漏极部件包括n型轻掺杂漏极。在一些实施例中，第一区域包括像素器件的光电二极管的阴极，并且第二区域包括像素器件的浮动扩散节点。在一些实施例中，第一区域包括像素器件的光电二极管的阴极，并且多个导电突起部中的至少一个导电突起部延伸到光电二极管的阴极中。在一些实施例中，多个导电突起部中的每个导电突起部包括突起直径，并且多个导电突起部中的每个导电突起部与多个导电突起部的其余导电突起部相距等于或大于突起直径的一半的一个或多个距离。在一些实施例中，多个导电突起部中的每个导电突起部具有大致相同的长度。

在一些实施例中，像素传感器电路包括第一电源节点和第二电源节点，连接在第一电源节点和内部节点之间的复位晶体管、连接到第二电源节点的光电二极管，以及连接在光电二极管和内部节点之间的传输晶体管。传输晶体管包括配置为选择性地将光电二极管连接到内部节点的多个竖直栅极结构。在一些实施例中，像素传感器电路还包括串联连接在第一电源节点和输出节点之间的第一晶体管和第二晶体管，第一晶体管包括连接到内部节点的栅极。在一些实施例中，内部节点包括浮动扩散节点，且多个竖直栅极结构位于光电二极管与浮动扩散节点之间。在一些实施例中，光电二极管是连接到第二电源节点的多个光电二极管中的一个光电二极管，传输晶体管是多个传输晶体管中的一个传输晶体管，并且多个传输晶体管中的每个传输晶体管包括配置为将多个光电二极管中的对应光电二极管选择性地连接到浮动扩散节点的多个竖直栅极结构。在一些实施例中，多个竖直栅极结构中的至少一个延伸到光电二极管中。在一些实施例中，传输晶体管是多个传输晶体管中的一个传输晶体管，像素传感器电路是像素传感器电路阵列中的一个像素传感器，且像素传感器电路阵列中的每一像素传感器电路包括多个传输晶体管中的对应传输晶体管，所述对应传输晶体管包括配置为将对应光电二极管选择性地连接到对应内部节点的多个竖直栅极结构。在一些实施例中，像素传感器电路具有背侧照明结构。

在一些实施例中，检测电磁辐射的方法包括用电磁辐射照射像素传感器的光电二极管、使用传输晶体管的竖直栅极结构将光电二极管的阴极连接到像素传感器的内部节点，从而产生内部节点电压电平，以及基于内部节点电压电平产生像素传感器的输出电压电平。在一些实施例中，所述方法还包括在使用传输晶体管将阴极连接到内部节点之前，使用复位晶体管将内部节点连接到电源节点。在一些实施例中，所述方法还包括在使用传输晶体管将阴极从内部节点断开之后，使用复位晶体管将内部节点连接到电源节点。在一些实施例中，使用竖直栅极结构将阴极连接到内部节点包括使阴极与竖直栅极结构中的至少一个接触。

本领域的一般技术人员将容易地明白，一个或多个所公开的实施例实现了上述一个或多个优点。在阅读了前述说明书之后，本领域的一般技术人员将能够影响本文广泛公开的各种变化、等同物的替代以及各种其他实施例。因此，期望在此所授予的保护仅由所附权利要求及其等同物中包含的限定来限制。