无键合线、无硅通孔的MCM封装结构、设计及加工方法

技术领域：

本发明属于半导体封装技术领域，具体是一种无键合线bonding wire、无TSV，可以实现薄厚度、小尺寸的多晶片Die(亦称“晶圆裸片”)堆叠封装方法。

背景技术：

电子封装技术发展迅速，为适应电子小型化、集成化、系统化的发展趋势，封装技术逐渐朝着多晶片Die堆叠封装的方向发展，以达到将不同功能的chip芯片集成到一颗封装里面。多Die堆叠封装MCM(Muti-chip module，多芯片模块)目前已经非常成熟，广泛应用于各种产品领域。MCM可以通过多种封装技术实现，如wire bonding打线、flip chip倒装、TSV硅通孔等技术。

现有技术中，最常见的多Die堆叠封装形式是WB(wire bonding)打线类堆叠封装，可以分为：

1)打线类基板封装，WBBGA(wire bonding ball grid array)，

2)打线类框架封装，WBQFN、WBQFP等。

以WBBGA封装为例，其剖面结构图如附图1所示，俯视图如图2所示(实际打线可能更多更长)。这种工艺形式，在横向方向，由于Die2四周需要通过wire bonding打线工艺引出来占据了一部分空间，加大了封装尺寸；在纵向方向，由于Die2 to Die1 bonding wire打线有一定的弧高H，塑封料必须覆盖并包裹这个线弧高度，所以加大了封装厚度。封装尺寸和厚度是手机、智能穿戴等电子小型化应用市场的重要指标，超小尺寸、超薄厚度的封装在消费类电子应用上具有重要的优势。WB打线的工艺形式在减小封装尺寸与厚度上显得能力不足。另外，在一些高频高速领域的芯片，wire bonding打线工艺的长键合线存在寄生电感电容，也不利于信号完整性和电源完整性，有可能造成信号串扰失真等问题，特别是对于射频和高速数字信号。

除了WB打线类堆叠封装，也有通过FC(flip chip)倒装形式的叠Die封装方案，其剖面图如附图3所示。这种封装形式没有bonding wire，Die2与Die1之间的倒装互连得益于硅通孔TSV技术得以实现。它的封装尺寸可以做到很小，封装厚度也可以做到很小，封装尺寸仅稍大于主芯片Die2的尺寸，所以可以算得上是CSP(chip scale package)封装。但它的主要的问题是，目前能做硅通孔TSV工艺的封装厂很少，基本为国际上前列的大厂，且成本很高。TSV技术属于3D封装技术范畴，属于先进封装技术，成本高，目前主要应用在高性能计算、5G通信、AI等新兴的高端领域。这些领域的芯片经常要面临将多颗Die进行多层倒装堆叠，参考图4，由于应用领域相对高端，其可以承担较为高昂的封装成本。而对于一般普通领域的消费类芯片，合封的Die数量较少，且一般情况下只需要进行二层堆叠，使用TSV技术无法承受高昂的成本，不满足封装供应链低成本、可生产性强的要求。

WB和TSV技术是基本的Die堆叠手段，除此之外，也有通过WB+TSV混合方式实现堆叠互连的，原理都类似，主要的问题还是如前面所述源自于WB和TSV自身的特点。

发明内容：

为了解决以上技术问题，本发明提出一种工艺方法，可以实现一种无bondingwire、无TSV，超薄厚度、超小尺寸的多Die堆叠互连封装结构。具体如下：

一种无键合线、无硅通孔的MCM封装结构，包括封装基板substrate、晶片Die和封装料，晶片Die和封装基板substrate进行物理连接以及电连接后，由封装料包裹构成封装结构。所述晶片Die有多个，它们分为上层晶片和下层晶片；

上层晶片和下层晶片的正面都朝下；上层晶片与封装基板之间留有间隙，下层晶片的位置在间隙内；

上层晶片正面的焊盘处都有多个高凸点bump，上层晶片与封装基板substrate的顶面焊盘通过高凸点连接；

下层晶片正面的焊盘处都有多个矮凸点bump，下层晶片与封装基板substrate的顶面焊盘通过矮凸点连接。

上层晶片正面的与下层晶片位置对应处无高凸点。

下层晶片有一个或多个。

上层晶片和下层晶片之间的电连接是通过封装基板上的电路连接。

上层晶片正面四周的所有焊盘处都长有高凸点bump；下层晶片正面所有的焊盘处都长有矮凸点bump。

上层晶片的正面与下层晶片的背面之间留有间隙，间隙内填有填充料；或者上层晶片的正面与下层晶片的背面之间通过DAF膜粘贴。

上层晶片的正面和/或下层晶片的正面与封装基板之间的间隙内填有底部填充胶underfill。

高凸点是焊锡凸点solder bump或者是铜柱凸点copper pillar bump；高凸点的高度范围是120～200um。

矮凸点是微凸点micro bump，矮凸点的高度范围是30～80um。

上层晶片的尺寸大于下层晶片的尺寸。

封装结构的版图以及封装设计方法为：

1)在版图设计阶段，将上层晶片的所有焊盘设计分布到上层晶片的四周，按照最终凸点图bump map位置进行焊盘布局pad layout，以实现高凸点bump在上层晶片正面的四周分布；

或者通过加一层再分布层RDL(Redistribution layer再分布层)进行焊盘pad重分布，以实现高凸点bump在上层晶片正面的四周分布；

2)在版图设计阶段，将下层晶片的所有焊盘pad按照最终凸点图bump map的位置来设计；

或者通过再分布层RDL将矮凸点bump引出到所需位置。

(下层晶片的矮凸点Bump分布可以采用矩阵式分布)。

封装结构的加工步骤包括：

工序1)晶圆生长(Wafer Bumping)

分别将上层晶片和下层晶片所在的晶圆进行晶圆级封装，在晶圆正面分别长好高凸点和低凸点；

工序2)晶圆研磨和切割(Wafer Grinding&Dicing)

工序1)制成的晶圆分别进行研磨切割，分别分割成上层晶片和下层晶片；

工序3)装片(Die Attach)

取下层晶片、上层晶片依序贴到封装基板substrate上，并分别进行回流焊。

工序4)注塑(Molding)

注入塑封料，将芯片用塑封料包封起来；

工序5)切单(Singulation(package切割))

将整条注塑后的基板进行切割，分成单颗封装后的芯片。

以上列出的是封装的主要生产工序，一些小工序则未体现，例如：一些烘烤工序、底部填充underfill工序，在实施时候，可以根据产品的实际设计和可靠性要求增加。多颗Die的封装流程，在装片Die attach工序有区别，根据下层晶片的数量等，分多次贴装和回流焊。

技术效果：

本技术方案，使得多层晶片Die的堆叠互连不需要使用键合线bonding wire，不需要使用硅通孔TSV，带来的优点有以下几点：

1)可以减小封装厚度与尺寸，对于消费类电子/物联网等电子小型化应用领域具有明显的优势，如手机、智能手表、智能穿戴等应用空间狭小的场景下，芯片封装尺寸的小型化、轻薄化是一个重要的优势。

2)Wire bonding打线工艺对于高速高频信号会产生信号完整性问题，长打线的寄生电感、寄生电阻影响了高频信号的传输。如高频的射频信号接口、高速的数字信号接口。通过该工艺方式，有效提升了高速高频信号的传输性能，提升信号完整和电源完整性。

3)实现了多Die堆叠倒装的FCCSP(flip chip chip scale package)封装。封装尺寸可以和上层晶片Die1尺寸非常相近。不使用TSV，大大降低了封装成本与工艺难度，具有此类生产能力的封装厂更多，提升了供应链安全性与广阔性，提升了产品的可生产制造性。

附图说明：

图1是现有技术中两层晶片Die堆叠的WBBGA封装剖面图；

图2是图1的WBBGA俯视图；

图3是现有技术中两层Die堆叠，通过TSV互连的FCCSP封装剖面图；

图4是现有技术中的多层Die堆叠，通过TSV互连的3D封装示意图(高性能计算应用)；

图5是本实施例的封装结构剖面示意图(上层晶片Die1与下层晶片Die2之间通过DAF接触)；

图6是Copper pillar bump结构微观照片示意图；

图7是上层晶片Die1与下层晶片Die2之间留有足够的间隙的示意图；

图8是三颗晶片Die实现二层堆叠的示意图；

图9是上层晶片Die1的高凸点bump区域处于芯片四周，小晶片Die(下层晶片Die2/Die3处于上层晶片Die1中间)的俯视角示意图；

图10是四周长完高凸点bump的上层晶片Die1俯视角示意图；

图11是本实施例的上层晶片Die1和下层晶片Die2长完bump后的堆叠效果俯视角示意图。

具体实施方式：

下面结合附图与具体实施方式对本发明创造进行说明。

本例的封装工艺制成模块的MCM封装结构的剖面图如附图5所示。

通过晶圆级封装的方法，在上层晶片Die1的正面四周所有焊盘处长出高度较大的凸点bump(可以是solder bump也可以是copper pillar bump)。如图6所示的Copperpillar bump结构图，这种bump制程已非常成熟，大部分封装厂都能加工。Copper pillarbump结构的主体是Copper piller铜柱，顶上的凸点为焊锡solder，用于SMT焊接。这种bump高度可以做到较高，例如大于120um。

通过晶圆级封装的方法，在下层晶片Die2的所有焊盘处长出bump，可以采用microbump，以做到更小的bump尺寸，例如bump高度大于30um。

上层晶片和下层晶片的互连通过在基板上实现。如图8，上层晶片和下层晶片通过Die attach film(DAF)膜进行接触粘合，可以减缓应力；如图7，也可以不使用DAF，上层晶片和下层晶片之间留有足够的空隙，塑封料可以填冲进来。根据产品的设计及可靠性要求，可以在晶片Die底部进行underfill填充。

这种封装结构，使得两层晶片Die的堆叠互连不需要使用键合线bonding wire，这可以减小封装厚度与尺寸，提升高速高频信号传输性能与电源性能；不需要使用硅通孔TSV，降低封装成本与工艺难度。

该封装结构主要面向两层晶片Die叠封，叠封的Die颗数可以是3颗及以上，只要各颗Die的尺寸匹配合适。随着技术发展，也可以面向更多层Die叠封，此时，上层晶片和下层晶片视作上下相邻的两个Die。

本例的附图8所示为三颗Die两层堆叠互连的形式。

一般情况下，对各颗晶片Die的尺寸及部分加工要求如下：

1)上层晶片Die1一般是大尺寸芯片，如SOC芯片，需要将上层晶片Die1上的所有焊盘沿着芯片四周通过重布线层RDL(Redistribution layer)长出bump，也可以通过无RDL的形式直接在焊盘pad上长出高凸点bump，以降低成本，前提是芯片版图设计的焊盘pad位置与尺寸满足高凸点bump设计与加工要求。

2)上层晶片Die1的凸点bump高度较大，所以其相应的晶圆研磨厚度也较大。

3)下层晶片Die2、Die3一般是小尺寸芯片，如flash芯片，需要将下层晶片Die2/Die3上的所有pad焊盘通过RDL长出凸点bump，也可以通过无RDL的形式直接在焊盘pad上长出矮凸点bump，以降低成本，前提是芯片版图设计的焊盘pad位置与尺寸满足矮凸点bump设计与加工要求。

4)下层晶片Die2/Die3的凸点bump高度较小，所以其相应的晶圆研磨厚度也较小。

5)如果上层晶片Die1的尺寸很大，则可以容纳更多的小的下层晶片Die进行叠封。上层晶片de1作为一层、其它小的下层晶片Die作为一层。前提是上层晶片Die1的四周仍留有足够的空间长出bump，中心区域可以用于小的下层晶片Die的堆叠，参考附图9。

上述封装结构的芯片版图设计与封装设计：

1)在版图设计阶段，将上层晶片Die1的所有焊盘pad分布到芯片四周，按照最终bump map位置进行pad layout。这样在晶圆级封装阶段，可以不需要长重布线层RDL，高凸点bump直接长在晶圆的引线焊盘bond pad上，可以降低成本。如果工艺无法做到，也可以通过加一层重布线层RDL进行焊盘pad重分布，以实现高凸点bump在上层晶片Die1的四周分布。

如图10所示，图中示意了上层晶片Die1四周双圈高凸点bump分布，如果芯片的功能及IO引脚较多，高凸点bump也可以设计成3圈或3圈以上的分布，前提是Die1中间无高凸点bump的空间能够容纳下层晶片Die2，或是其它更多的下层晶片Die。高凸点bump的形状可以是圆形，也可以是方形，或者其它形状。

2)在版图设计阶段，将下层晶片Die2的所有焊盘pad按照最终bump map的位置来设计，这样在晶圆级封装阶段不用使用RDL，降低成本。如果工艺无法实现，也可以通过RDL将矮凸点bump引出到需要的位置。下层晶片Die2的矮凸点bump分布可以采用矩阵式分布，也可以是其它分布形式。上层晶片Die1和下层晶片Die2在长完高凸点以及矮凸点后的堆叠效果示意如附图11所示。

二、封装加工流程(以两颗Die叠封为例)：

1)Wafer Bumping

将上层晶片Die1、下层晶片Die2的两片晶圆wafer进行晶圆级封装，在晶圆正面长好相应的高、矮凸点bump。

2)Wafer Grinding&Dicing(wafer研磨&切割)

对长完高、矮凸点bump的两片晶圆wafer进行研磨切割，分割成晶片Die。

3)Die Attach(装片)

从下层晶片Die2所在的wafer2上取出下层晶片Die2并贴到基板上，然后reflow；

从上层晶片Die1所在的wafer1上取出上层晶片Die1并贴到基板上，然后reflow；

4)Molding(注塑)

注塑，将芯片用塑封料包封起来。

5)Singulation(package切割)

将整条注塑后的基板进行切割，分成单颗封装后的芯片。

注：以上列出的是封装的主要生产工序，一些小工序则未体现，如一些烘烤工序；晶片Die底部填充underfill工序未有体现，可以根据实际产品的设计和可靠性要求进行增加；3颗晶片Die或更多晶片Die的封装流程，只在Die attach有区别，多加了Die attach工序。