一种半导体器件及其制造方法

技术领域

本申请涉及半导体领域，尤其涉及一种半导体器件及其制造方法。

背景技术

对于场效应(MOS)管来说，电容通常包括三部分：金属部分组成的上电极、硅组成的下电极和位于上下极之间由绝缘材料(二氧化硅氧化层)组成的栅介质。

电容的大小对半导体器件的开关及其它电学性能有着比较大的影响。

若电容较大，电极电压上升得就较慢，从而导致整个半导体器件的电容上升减慢，工作效率降低。

发明内容

针对上述技术问题，本申请人创造性地提供了一种半导体器件及其制造方法。

根据本申请实施例的第一方面，提供一种半导体器件，该半导体器件包括电容结构，电容结构包括第一电极、与第一电极相对的第二电极和位于第一电极和第二电极之间的栅介质，第一电极的中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，使得第一电极在中间部分形成凹槽；凹槽的开口与第二电极相对，凹槽的第一宽度大于等于第二电极的第二宽度。

根据本申请一实施例，第一电极包括上电极。

根据本申请一实施例，第一电极包括下电极。

根据本申请一实施例，第二电极的材料包括湿刻蚀耐受的第一金属。

根据本申请一实施例，栅介质的材料包括第一金属的氧化物。

根据本申请一实施例，半导体器件包括屏蔽栅沟槽型器件。

根据本申请实施例的第二方面，提供一种半导体器件的制造方法，该制造方法包括：在基底之上，形成用于制造电容的沟槽；在沟槽依次沉积第一栅介质材料和下电极材料；对第一栅介质材料和下电极材料进行加工，形成下电极；沉积第二栅介质材料，对第二栅介质材料进行加工以形成上电极沉积空间，上电极沉积空间使得：上电极中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，在上电极的中间部分形成凹槽，凹槽的开口与下电极相对，凹槽的第一宽度大于等于下电极的第二宽度；在上电极沉积空间中沉积上电极材料，形成上电极。

根据本申请一实施例，对第一栅介质材料和下电极材料进行加工，形成下电极，包括：对第一栅介质材料和下电极材料进行刻蚀，使得下电极材料高出第一栅介质材料的厚度大于厚度差阈值；相应地，沉积第二栅介质材料，对第二栅介质材料进行加工以形成上电极沉积空间，包括：对高出第一栅介质材料的下电极材料进行热氧化处理，使下电极的上部分氧化成第二栅介质材料，并在沟槽的侧壁形成第二栅介质材料。

根据本申请一实施例，下电极材料为湿刻蚀耐受的第一金属，相应地，对栅介质材料和下电极材料进行刻蚀，使得下电极材料高出栅介质材料，包括：对栅介质材料进行湿刻蚀，使得下电极材料高出栅介质材料。

根据本申请一实施例，对下电极进行热氧化处理，包括：使用炉管工艺，对下电极进行热氧化处理。

根据本申请实施例的第二方面，提供一种半导体器件的制造方法，该制造方法包括：在基底之上，形成用于制造电容的沟槽；在沟槽依次沉积第一栅介质材料和下电极材料；对下电极材料进行刻蚀，使得下电极中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，在下电极的中间部分形成凹槽，凹槽的开口向上，凹槽的第一宽度大于等于上电极的第二宽度；沉积第二栅介质材料；对第二栅介质材料进行刻蚀，形成上电极的沉积空间，使得上电极的沉积空间与凹槽相对；在上电极的沉积空间中沉积上电极材料，得到上电极。

本申请公开了一种半导体器件及其制造方法，该半导体器件包括电容结构，电容结构第一电极的中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，使得第一电极在中间部分形成凹槽；凹槽的开口与第二电极相对，凹槽的第一宽度大于等于第二电极的第二宽度。如此，既可以通过增大上下极之间的距离减少电容，又不会对半导体器件的高度或电学性能产生影响，从而使得半导体器件取得较佳的综合性能。

需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。

附图说明

通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了现有技术中电容结构的剖面结构示意图；

图2示出了本申请半导体器件一实施例的剖面结构示意图；

图3示出了本申请半导体器件另一实施例的剖面结构示意图；

图4示出了本申请半导体器件的制造方法的流程示意图；

图5示出了本申请图2所示实施例的制造过程示意图；

图6示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图7示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图8示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图9示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图10示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图11示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图12示出了本申请图2所示实施例的制造过程中某一阶段的剖面结构示意图；

图13示出了本申请半导体器件的制造方法的流程示意图；

图14示出了本申请图3所示实施例的制造过程示意图；

图15示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图16示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图17示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图18示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图19示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图20示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图21示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图；

图22示出了本申请图3所示实施例的制造过程中某一阶段的剖面结构示意图。

图中件号说明：

101-衬底；

102-介电层；

103-栅介质；

104-下电极；

105-上电极；

201-衬底；

202-介电层；

203-栅介质；

204-下电极(第二电极)；

205-上电极(第一电极)；

301-衬底；

302-介电层；

303-栅介质；

304-下电极(第一电极)；

305-上电极(第二电极)。

具体实施方式

为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，某一元件或某一元件某一部分的厚度指元件或元件的某一部分的最高点与最低点之间的距离。某一元件或某一元件某一部分的宽度指元件或元件的某一部分的最左点与最右点之间的距离。

目前，较为常见的屏蔽栅沟槽(Shielded Gate Trench，SGT)型器件包括如图1所示的电容结构，该电容结构设置于衬底101之上的介电层102内，包括：上电极105，与上电极相对的下电极104和位于上电极105和下电极104之间的栅介质103。

其中，上电极105在SGT器件中又被称为栅电极，下电极104在SGT器件中又被称为屏蔽电极或称耦合电极。

通常，上述电容结构的电容C可采用以下公式进行计算：

C＝εrS/4πkd。

其中，

εr是相对介电常数；

S为上下极的正对面积(图1中虚线S标记的面积)；

d为上下极之间的距离(图1中虚线d标记的距离)；

k则是静电力常量。

由于εr、k都是常量，而S也基本已缩小至制造工艺所允许的最小面积，因此若想再进一步缩小电容提高半导体器件性能和质量，就需要增大上下极之间的距离d。

若单纯增大上电极和下电极之间的间距d而不改变上电极或下电极的原有形态，则会使得栅介质103所填充的沟槽深度H增加，而沟槽深度H的增加会大幅增加栅介质的高度和体积，也会相应增加整个半导体器件的高度和体积，与半导体器件微缩化的趋势不符。

若不改变沟槽深度H而通过整体缩短上电极105的厚度T1或下电极104的厚度T2来增大上电极和下电极之间的间距d，则会使上电极105侧壁或下电极104侧壁与栅介质103相对的面积发生变化，从而导致上电极105侧壁或下电极104侧壁与栅介质103之间的电子通道发生变化。如此，会对阈值电压、源漏电流等电学性能产生影响，引发新的问题。

因此，如何在增大上下极之间的距离d的同时，避免对电学性能产生较大影响也成为业界的一大难题。

对此，本申请人创造性地想到，若把在电极105或下电极104的中间部分(上电极105和下电极104垂直相对的部分)挖空形成凹槽，并用栅介质103加以填充，则既可增大上下极之间的距离d以进一步减少电容，无需改变沟槽深度H、上电极105的整体厚度T1或下电极104的整体厚度T2。如此，栅介质103、上电极105或下电极104的分布及基本形态未发生大的改变，上电极105和下电极104之间的电子通道也不会改变，从而避免了对阈值电压、源漏电流等电学性能的影响。

基于上述申请思路，本申请提供了一种半导体器件，该半导体器件包括如图2所示的电容结构，该电容结构设置于衬底201之上的介电层202内，包括：第一电极205、与第一电极205相对的第二电极204和位于第一电极205和第二电极204之间的栅介质203，其中：第一电极205的中间部分的第一厚度T21小于外围部分的第二厚度T22且第一厚度T21与所第二厚度T22之间的差大于厚度差阈值，使得第一电极205在中间部分形成凹槽；凹槽的开口与第二电极204相对，凹槽的第一宽度W21大于等于第二电极204的第二宽度W22。

其中，第一电极205为上电极，第二电极204为下电极。

在本申请半导体器件实施例中，一方面，由于第一电极205在中间部分形成凹槽，可使得上下极之间的距离d增大，而凹槽的第一宽度W21大于等于第二电极204的第二宽度W22，使得上下极相对的面积S不变，从而可使电容大幅减小，进而可减小功耗、加快开关的反应速度，进一步提高整个半导体器件的性能。

其中，厚度差阈值是用来确保第一电极205和第二电极204之间的距离d足够大以达到减少电容的预期效果。

在实际制造过程中，厚度差阈值可以作为控制制造工艺参数的依据，也可以作为评价半导体器件质量的一个指标，使得半导体器件具有较好的性能。

厚度差阈值可根据实验效果和专家经验来确定，也可以根据期望的电容大小以及制造工艺所允许的厚度差来决定。理想情况下，在制造工艺允许的情况下，厚度差阈值越大，第一厚度T21与所第二厚度T22之间的差越大，上下极之间的距离d越大，电容越小，半导体器件的性能也越好。

另一方面，由于第一电极205是通过在中间部分形成凹槽的方式来增大上下极之间的距离d的，因此无需改变电容结构的沟槽深度，也无需改变整个半导体器件的高度，能更好地满足微缩化需求；此外，第一电极205与第二电极204之间，除了垂直相对的部分体积减少之外，其它部分的形态和体积均未发生变化，特别是上电极105侧壁或下电极104侧壁与栅介质103相对的截面面积未发生变化，从而使得上电极105侧壁或下电极104侧壁与栅介质103之间的电子通道保持不变，也就不会对原有的电学性能产生影响。如此，本申请半导体器件实施例在减少电容的同时，并不会对半导体器件的高度或电学性能产生影响，从而使得半导体器件取得较佳的综合性能。

在图2所示的本申请半导体器件实施例中，第一电极206是上电极，但在本申请半导体器件的其他实施例中，第一电极还可以是下电极。

图3示出了本申请半导体器件的另一实施例，该半导体器件包括如图3所示的电容结构，该电容结构设置于衬底301之上的介电层302内，包括：第一电极304、与第一电极304相对的第二电极305和位于第一电极304和第二电极305之间的栅介质303，其中：第一电极304的中间部分的第一厚度T31小于外围部分的第二厚度T32且第一厚度T31与所第二厚度T32之间的差大于厚度差阈值，使得第一电极304在中间部分形成凹槽；凹槽的开口与第二电极305相对，凹槽的第一宽度W31大于等于第二电极305的第二宽度W32。

在图3所示得本申请半导体器件实施例中，第一电极304为下电极，第二电极305为上电极，也可以使用同样的方式既能保持上下极相对的面积不变，增大上下极之间的距离d，以减少电容；又能保持沟槽深度和原有的电子通道不变，避免对半导体器件的高度或电学性能产生影响，从而使得半导体器件取得较佳的综合性能。

需要说明的是，图2和图3所示的本申请半导体器件实施例，可以是任何设置有电容的半导体器件，包括屏蔽栅沟槽型器件。

此外，图2和图3所示的本申请半导体器件实施例仅为示例性说明，并非对本申请半导体器件实施例及其实施方式的限定，实施者还可在此基础之上进行进一步扩展和优化。

进一步地，本申请还提供一种半导体器件的制造方法，如图4所示，该制造方法用于制造第一电极为上电极的本申请半导体器件，包括：

步骤S410，在基底之上，形成用于制造电容的沟槽；

其中，基底指制造电容结构所基于的部件，例如，衬底及衬底之上的介电层。

在形成制造电容的沟槽时，可使用任何适用的制造工艺，例如，刻蚀。

步骤S420，在沟槽依次沉积第一栅介质材料和下电极材料；

在依次沉积第一栅介质材料和下电极材料时，可使用任何适用的沉积工艺，例如，物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)或原子层沉积法等(ALD)等。

步骤S430，对第一栅介质材料和下电极材料进行加工，形成下电极；

实施者可根据下电极设计的形状和结构，对第一栅介质材料和下电极材料进行任何适用的工艺进行加工，以得到下电极并为形成上电极沉积空间做准备。

例如，对第一栅介质材料和下电极材料进行刻蚀，得到设定高度的第一栅介质和设定高度的下电极。其中，根据需要，第一栅介质的高度可以与下电极的高度不同。

步骤S440，沉积第二栅介质材料，对第二栅介质材料进行加工以形成上电极沉积空间；

在沉积第二栅介质材料时，可使用任何适用的沉积工艺。第二栅介质材料可以与第一栅介质材料相同，也可以不同。

沉积空间指存在向上开口具有特定形状的一个空间，类似模具，在向沉积空间中沉积上电极材料后就可形成特定形状的上电极。在本申请实施例中，特定形状满足以下条件：中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，以在上电极的中间部分形成凹槽，凹槽的开口与下电极相对，凹槽的第一宽度大于等于下电极的第二宽度。

在本申请实施例中，并不限定对第二栅介质材料进行加工以形成上电极沉积空间所采用的具体工艺和方法，只要能形成符合上述条件的上电极的沉积空间，可采用任何适用的制造过程和制造工艺。

步骤S450，在上电极沉积空间中沉积上电极材料，形成上电极。

在沉积上电极材料时，可使用任何适用的沉积工艺。上电极材料可以与下电极材料相同，也可以与下电极材料不同。

需要说明的是，图4所示的上述步骤仅为制造本申请实施例半导体器件的主要步骤，而不是全部步骤。在制造半导体器件的过程中，还可能会依据半导体器件的产品设计，包括磨平去顶、布线、焊接等其他步骤。

图5示出了制造图2所示的本申请半导体器件实施例所使用的制造方法。

具体地，假设图2所示的本申请半导体器件的电容结构中，下电极为湿刻蚀耐受的第一金属材料(例如，硅或多晶硅)；上电极为任何适用的第二金属材料，其中，第二金属材料可以与第一金属材料相同，也可以不同；栅介质材料为氧化物。则制造图2所示的本申请半导体器件实施例的主要过程包括：

步骤S5010，在衬底201之上生长介电层202，在介电层202中进行刻蚀得到沟槽；

步骤S5020，在沟槽中依次沉积第一栅介质材料203和下电极材料204，得到如图6所示的结构；

步骤S5030，移除多余的第一栅介质材料203和下电极材料204，得到图7所示的结构；

在本申请实施例中，移除多余的第一栅介质材料203和下电极材料204采用的是化学机械抛光(CMP)工艺，在其他实施例中还可以采用其他任何适用的工艺，例如，刻蚀、纯机械抛光或纯化学抛光工艺。

步骤S5040，对第一栅介质材料203进行刻蚀，得到图8所示的结构；

在对第一栅介质材料203进行刻蚀时，主要采用回蚀刻(etch back)工艺将下电极材料204旁边的第一栅介质材料203刻蚀到指定厚度，使第一栅介质材料203低于下电极材料204。

步骤S5050，对下电极材料204进行刻蚀，得到图9所示的结构；

其中，下电极材料204要多保留一部分以形成下电极和上电极之间的介电层，使得上下电极之间的距离d达到设计距离。刻蚀后保留的下电极材料的厚度至少为图2所示的第二电极204的厚度和上下极之间的距离d的总和。

步骤S5060，对第一栅介质材料203进行湿刻蚀，去除部分第一栅介质材料，使下电极材料204高出第一栅介质材料，且第一栅介质材料高出第一栅介质材料的部分的厚度大于厚度差阈值，得到如图10所示的结构；

由于下电极材料204是湿刻蚀耐受材料，因此对第一栅介质材料203进行湿刻蚀时，下电极材料204不会受到影响，或受到的影响很小，如此在湿刻蚀工艺刻蚀掉部分第一栅介质材料203之后，下电极材料204就可形成高出第一栅介质材料203的结构。如此，可通过一次刻蚀，即可得到图10所示的结构，从而大大简化制造过程。

在本申请的其他实施例中，如果下电极材料204不是湿刻蚀耐受材料，则不适合使用湿刻蚀工艺，否则会将下电极材料204一起刻蚀掉。

在下电极材料204不是湿刻蚀耐受材料的实施例中，可分别对第一栅介质材料203和下电极材料204进行干刻蚀，以得到图10所示的结构。

步骤S5070，使用氧化工艺氧化下电极材料204高出第一栅介质材料203的部分，并在沟槽的侧壁形成氧化物，得到图11所示的结构；

其中，白色所示空间即为上电极沉积空间。在沟槽的侧壁形成的氧化物即为第一金属材料的氧化物，也就是之前提到的第二栅介质材料；而第二栅介质材料可以与第一栅介质材料相同，也可以不同，只要是金属氧化物即可。

当第一栅介质材料203也恰好是下电极所使用的第一金属材料的氧化物时，第二栅介质材料与第一栅介质材料相同，可融为一体，性能更优。

在本申请实施例中使用的氧化工艺为炉管工艺，在其他实施例中也可以使用任何适用的其他氧化工艺。

步骤S5080，沉积上电极材料205，得到图12所示的结构；

步骤S5090，移除多余的上电极材料205，即可得到图2所示的本申请半导体器件实施例。

在本申请实施例中，移除多余的上电极材料205采用的是化学机械抛光(CMP)工艺，在其他实施例中还可以采用其他任何适用的工艺，例如，刻蚀、纯机械抛光或纯化学抛光工艺。

图4和图5所示的本申请实施例半导体器件的制造方法适用于制造如图2所示的第一电极为上电极的本申请半导体器件。而对于如图3所示第一电极为下电极的本申请半导体器件，本申请还提供了一种半导体器件的制造方法，如图13所示，包括：

步骤S1310，在基底之上，形成用于制造电容的沟槽；

其中，基底指制造电容结构所基于的部件，例如，衬底和衬底之上的介电层。

制造电容的沟槽可使用任何适用的制造工艺，例如，刻蚀。

步骤S1320，在沟槽依次沉积第一栅介质材料和下电极材料；

在依次沉积第一栅介质材料和下电极材料时，可使用任何适用的沉积工艺。

由于需要在下电极形成凹槽，此处沉积的第一栅介质材料会相对较少，以便为下电极留出更多空间。

步骤S1330，对下电极材料进行刻蚀，使得下电极中间部分的第一厚度小于外围部分的第二厚度且第一厚度与所第二厚度之间的差大于厚度差阈值，在下电极的中间部分形成凹槽，凹槽的开口向上，凹槽的第一宽度大于等于上电极的第二宽度；

在对下电极进行刻蚀时，可采用任何适用的刻蚀工艺。此时，还未制造上电极，凹槽的第一宽度可根据设计的上电极宽度来确定。

步骤S1340，沉积第二栅介质材料；

沉积第二栅介质材料时，可采用任何适用的沉积工艺。第二栅介质材料与第一栅介质材料可以相同，也可以不同。

步骤S1350，对第二栅介质材料进行刻蚀，形成上电极的沉积空间，使得上电极的沉积空间与凹槽相对；

在对第二栅介质材料进行刻蚀时，可采取任何适用的刻蚀工艺。

步骤S1360，在上电极的沉积空间中沉积上电极材料，得到上电极。

在沉积上电极材料时，可使用任何适用的沉积工艺。上电极材料可以与下电极材料相同，也可以与下电极材料不同。

需要说明的是，图13所示的上述步骤仅为制造本申请实施例半导体器件的主要步骤，而不是全部步骤。在制造半导体器件的过程中，还可能会依据半导体器件的产品设计，包括磨平去顶、布线、焊接等其他步骤。

图14示出了制造图3所示的本申请半导体器件实施例所使用的制造方法，主要包括：

步骤S14010，在衬底301之上生长介电层302，在介电层302中进行刻蚀得到沟槽；

步骤S14020，在沟槽中依次沉积第一栅介质材料303和下电极材料304，得到如图15所示的结构；

步骤S14030，移除多余的第一栅介质材料303和下电极材料304，得到图16所示的结构；

在本申请实施例中，移除多余的第一栅介质材料303和下电极材料304采用的是化学机械抛光(CMP)工艺，在其他实施例中还可以采用其他任何适用的工艺，例如，刻蚀、纯机械抛光或纯化学抛光工艺。

步骤S14040，对第一栅介质材料303进行刻蚀，得到图17所示的结构；

在对第一栅介质材料303进行刻蚀时，主要采用回蚀刻(etch back)工艺将下电极材料304旁边的第一栅介质材料303刻蚀到指定厚度，使第一栅介质材料303低于下电极材料304。

步骤S14050，对下电极材料304进行刻蚀，得到图18所示的结构；

在对下电极材料304进行刻蚀时，主要采用干刻蚀工艺。

步骤S14060，移除多余的下电极材料304，得到图19所示的结构；

在移除多余的下电极材料304时，主要采用干刻蚀工艺。

步骤S14070，沉积第二栅介质材料303，得到图20所示的结构；

在本申请实施中，第二栅介质材料与第一栅介质材料相同。在沉积第二栅介质材料303时，可采用任何适用的沉积工艺。

步骤S14080，对第二栅介质材料303进行刻蚀，得到图21所示的结构；

在对第二栅介质材料303进行刻蚀时，可采用任何适用的刻蚀工艺。

步骤S14090，沉积上电极材料305进行刻蚀，得到图22所示的结构；

在沉积上电极材料305时，可采用任何适用的沉积工艺。在对沉积后的上电极材料305进行刻蚀时，可采用任何适用的刻蚀工艺。

步骤S14100，移除多余的第二栅介质材料303和上电极材料305，即可得到图3所示的本申请半导体器件实施例。

在本申请实施例中，移除多余的第二栅介质材料303和上电极材料305，采用的是化学机械抛光(CMP)工艺，在其他实施例中还可以采用其他任何适用的工艺，例如，刻蚀、纯机械抛光或纯化学抛光工艺。

需要说明的是，在本申请半导体器件的上述各个实施例，包括应用本申请半导体器件制造方法制造各实施例的过程中，并不对各个部件所使用的材料进行限定。

例如，第一电极和第二电极可使用任何适用的一种或多种电极材料，包括但不限于：硅(Si)、铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。

栅介质可使用任何适用的一种或多种氧化物，包括但不限于：氧化硅(SixOy)、氧化铝(AlxOy)、氧化铜(CuxOy)、氧化铪(HfxOy)等。

介电层材料可使用任何适用的一种或多种绝缘材料，包括但不限于：超低K(ULK)材料或其它介电材质，例如氮化物(Nitride)、氧化物(Oxide)等。

此外，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。