利用按节距半圆漏极侧选择栅极技术的存储器装置的主动边缘字线泄漏检测

技术领域

本申请涉及非易失性存储器装置和非易失性存储器装置的操作。

背景技术

本节段提供与本公开相关联的技术相关的背景信息，并且由此不一定为现有技术。

半圆漏极侧选择栅极(“SC-SGD”)存储器技术提供若干优点，包括减小的管芯尺寸。为了生产SC-SGD，使用蚀刻技术来切割存储器孔，从而赋予它们半圆形形状，并将块或行分成若干串。取决于用于形成SC-SGD的工艺，可能出现某些低效率。例如，切割存储器孔将移除SC-SGD的至少一些部分，诸如本来屏蔽电场免于影响沟道和/或电荷俘获层的金属层。因此，SC-SGD可被“相邻”电场影响，从而致使寄生晶体管沿SC-SGD晶体管泄漏。在一些情况下，这致使感测放大器不正确地确定SC-SGD正在导电，这可影响某些感测操作。此外，由于蚀刻变化，一些管芯可被切割直到SGD层，而其他管芯可被切割直到形成虚设字线的层。因此，已知电场(诸如由来自字线循环的虚设字线上的弱擦除偏差引入的电场)使SC-SGD的阈值电压失真(例如，下移)，并且因此改变存储器结构的总阈值电压。例如，在虚设字线中的一者与另一个字线之间也可存在短路。因此，需要改进的非易失性存储器装置和操作方法。

发明内容

本节段提供了本公开的一般概述，并且不是其全部范围或其所有特征和优点的全面公开。

本公开的目的是提供解决和克服上述缺点的存储器装置和操作该存储器装置的方法。

因此，本公开的一个方面是提供一种存储器装置，其包括存储器单元，该存储器单元连接到多个字线中的一者并且被布置成串并且被配置为保持阈值电压。控制装置耦接到该多个字线和该串。该控制装置被配置为在该存储器单元的擦除操作之后将主要预定电压施加到该存储器装置的主要位置，同时将低于该主要预定电压的辅助预定电压施加到该存储器装置的辅助位置以及测量该主要位置处的泄漏电流。然后，该控制装置响应于所测量的泄漏电流不大于预定泄漏阈值而确定该擦除操作通过。

根据本公开的另一个方面，还提供了一种与存储器装置通信的控制器，该存储器装置包括存储器单元，该存储器单元连接到多个字线中的一者并且被布置成串并且被配置为保持阈值电压。该控制器被配置为指示该存储器装置在该存储器单元的擦除操作之后将主要预定电压施加到该存储器装置的主要位置，同时将低于该主要预定电压的辅助预定电压施加到该存储器装置的辅助位置以及测量该主要位置处的泄漏电流。该控制器还被配置为响应于所测量的泄漏电流不大于预定泄漏阈值而确定该擦除操作通过。

根据本公开的附加方面，提供了一种操作存储器装置的方法。该存储器装置包括存储器单元，该存储器单元连接到多个字线中的一者并且被布置成串并且被配置为保持阈值电压。该方法包括以下步骤：在该存储器单元的擦除操作之后将主要预定电压施加到该存储器装置的主要位置，同时将低于该主要预定电压的辅助预定电压施加到该存储器装置的辅助位置以及测量该主要位置处的泄漏电流。该方法的下一步骤是响应于所测量的泄漏电流不大于预定泄漏阈值而确定该擦除操作通过。

根据本文提供的描述，另外的适用领域将变得显而易见。本发明内容中的描述和具体示例仅旨在用于例证的目的，并非旨在限制本发明的范围。

附图说明

本文所述的附图仅用于所选实施方案的例示性目的，而不是所有可能的具体实施，并且不旨在限制本公开的范围。

图1A是根据本公开的各方面的示例性存储器设备的框图；

图1B是根据本公开的各方面的包括编程电路、计数电路和确定电路的示例性控制电路的框图；

图2示出了根据本公开的各方面的利用交错存储器串的三种类型的存储器架构的示意图；

图3A示出了根据本公开的各方面的NAND串中的示例性浮栅存储器单元的剖视图；

图3B示出了根据本公开的各方面的沿着图3A所示的接触线的剖视图；

图4A和图4B示出了根据本公开的各方面的非易失性存储器，其中电荷俘获存储器单元使用非导电介电材料代替导电浮栅以非易失性方式存储电荷；

图5示出了根据本公开的各方面的图1的感测块的示例性框图；

图6A是根据本公开的各方面的图1的存储器阵列的示例性三维配置中的一组块的透视图；

图6B示出了根据本公开的各方面的图6A的块中的一个块的一部分的示例性剖视图；

图6C示出了根据本公开的各方面的图6B的堆叠中的存储器孔直径的图；

图6D示出了根据本公开的各方面的图6B的堆叠的区域的近距离视图；

图7A示出了根据本公开的各方面的具有多个存储器孔的存储器阵列的示意性平面图；

图7B示出了根据本公开的各方面的存储器阵列的剖视图；

图8A和图8B示出了根据本公开的各方面的没有虚设孔的另选存储器结构；

图9A至图9B示出了根据本公开的各方面的在擦除操作期间产生实验故障之后的四个存储器单元串的阈值电压分布；

图10示出了根据本公开的各方面的针对实验故障的四个存储器单元串中的每一者的阈值电压对比物理位线的图；

图11示出了根据本公开的各方面的在邻近SHE切割的虚设字线和数据字线之间具有短接的存储器装置，以及示出SHE切割的存储器装置的层的顶视图；

图12示出了根据本公开的各方面的对于数据字线和虚设字线中的一者存在泄漏电流，但对于其他数据或虚设字线没有泄漏电流；

图13和图14示出了根据本公开的各方面的针对实验故障的边缘字线和虚设字线短接的剖视和顶视图及近距离视图；

图15示出了根据本公开的各方面的多个字线和漏极侧选择栅极层的剖视图，其示出了虚设字线和边缘字线之间的示例性短接；以及

图16示出了根据本公开的各方面的操作存储器装置的方法的步骤。

为了有助于理解，在可能的情况下，使用相同的参考标号来表示附图中共有的相同元件。可以设想是，在一个实施方案中公开的元件可以有利地用于其他实施方案而无需具体叙述。

具体实施方式

在以下描述中，阐述了细节以提供对本公开的理解。在一些情况下，尚未详细描述或示出某些电路、结构和技术，以免模糊本公开。

一般来讲，本公开涉及非常适用于许多应用的类型的非易失性存储器装置。将结合一个或多个示例实施方案来描述本公开的非易失性存储器装置和相关联的操作成方法。然而，所公开的具体示例实施方案仅仅是为了清楚地描述本发明的概念、特征、优点和目的，以允许本领域的技术人员理解和实践本公开。具体地，提供了示例实施方案，使得本公开将为全面的，并且将向本领域的技术人员完全传达该范围。阐述了许多具体细节，诸如具体部件、设备和方法的示例，以提供对本公开的实施方案的透彻理解。对于本领域的技术人员将显而易见的是，不需要采用具体细节，示例实施方案可以多种不同形式体现，并且均不应理解为限制本公开的范围。在一些示例实施方案中，没有详细描述众所周知的过程、众所周知的设备结构和众所周知的技术。

在一些存储器设备或装置中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在位于连接到位线的NAND串的漏极侧上的一个或多个漏极侧选择栅极SG晶体管(SGD晶体管)与位于连接到源极线的NAND串的源极侧上的一个或多个源极侧选择栅极SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以堆叠的竖直串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。

在对某些非易失性存储器设备进行编程之前，通常擦除存储器单元。对于一些设备，擦除操作从被擦除的存储器单元的浮栅移除电子。另选地，擦除操作从电荷俘获层移除电子。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和编程状态。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程脉冲对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程脉冲对第二字线WL1进行编程，直到编程完成等。编程脉冲可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线。可在每个编程电压之后执行验证操作或阶段以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，该存储器单元可被禁止进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

当创建存储器结构的各个行和串时，可使用切割操作(例如，浅孔蚀刻或SHE)。该SHE切割可以将块(在存储器中)划分为块内的多个串。虽然SHE可以形成/限定串，但SHE切割可以进一步分离串，即，将串中的边缘存储器孔切割成两半(或大约两个相等的半部)。就这一点而言，SGD和沟道都被分离。然而，由于单元被切割，因此聚沟道暴露于相邻SGD电场。在存储器操作(即，NAND操作)期间可容易地接通靠近相邻SGD的沟道区域，这可导致“SGD下移”。当SHE切割更靠近邻近虚设字线的数据字线(即，边缘字线)时，通过循环，发现一些“异常值”块不再稳健，即使边缘字线没有被物理切割。在某个点处，由于SHE切割诱导的MANOS损坏，可在擦除操作期间将边缘字线短接到虚设字线中的一者。这导致随后的程序故障。不幸的是，块仍然可通过擦除操作(擦除状态“通过”)。因此，可能无法立即使用擦除状态来避免数据损坏或检测坏块。

本公开的若干方面可体现为装置、系统、方法或计算机程序过程的形式。因此，本公开的各方面可完全为硬件实施方案或软件实施方案(包括但不限于固件、常驻软件、微代码等)的形式，或可为硬件部件和软件部件的组合，该硬件部件和软件部件一般可统称为“电路”、“模块”、“装置”或“系统”。另外，本公开的各方面可以例如在存储计算机可读程序代码和/或计算机可执行程序代码的一个或多个非暂态计算机可读存储介质中体现的计算机程序过程的形式。

附加地，各种术语在本文中用于指代特定的系统部件。不同的公司可能以不同的名称指代相同或类似的部件，并且该文档并不旨在区分名称不同而不是功能不同的部件。就以下公开内容中描述的各种功能单元被称为“模块”而言，这种表征旨在不过度地限制可能实施机制的范围。例如，“模块”可被实现为包括定制超大规模集成(VLSI)电路或门阵列的硬件电路、或包括逻辑芯片、晶体管或其他分立部件的现成半导体。在另一示例中，模块还可在可编程硬件设备诸如现场可编程门阵列(FPGA)、可编程阵列逻辑部件、可编程逻辑设备等中实现。此外，模块还可至少部分地由各种类型的处理器所执行的软件实现。例如，模块可包括可执行代码段，该可执行代码段构成转换成对象、过程或功能的计算机指令的一个或多个物理或逻辑块。另外，不要求此类模块的可执行部分物理地定位在一起，而是可包括不同指令，该不同指令存储在不同位置中，并且当一起执行时，构成所识别的模块并实现该模块的所述目的。可执行代码可包括仅单个指令或多个指令的集合，以及分布在不同代码段上，或分布在不同程序之间，或分布在若干存储器设备上等。在软件或部分软件模块具体实施中，软件部分可存储在一个或多个计算机可读和/或可执行存储介质上，该存储介质包括但不限于基于电子、磁性、光学、电磁、红外或半导体的系统、装置或设备，或它们的任何合适组合。一般来讲，为了本公开的目的，计算机可读和/或可执行存储介质可以包括能够包含和/或存储用于供指令执行系统、装置、处理器或设备使用或与其结合的程序的任何有形和/或非暂态介质。

类似地，出于本公开的目的，术语“部件”可由任何有形的、物理的和非暂态的设备构成。例如，部件可为硬件逻辑电路的形式，该硬件逻辑电路由定制VLSI电路、门阵列或其他集成电路构成，或由现成半导体构成，该现成半导体包括逻辑芯片、晶体管或其他分立部件，或任何其他合适的机械和/或电子设备。此外，部件也可在可编程硬件设备诸如现场可编程门阵列(FPGA)、可编程阵列逻辑部件、可编程逻辑设备等中实现。此外，部件可由一个或多个硅基集成电路设备(诸如芯片、管芯、管芯平面和封装件)或其他分立电气设备构成，其经由例如印刷电路板(PCB)等的电导体与一个或多个其他部件处于电连通配置。因此，如上所定义的模块在某些实施方案中可体现为或实现为部件，并且在一些情况下，术语模块和部件可互换使用。

在本文使用术语“电路”的情况下，其包括构成允许电流流动的一个或多个导电通路的一个或多个电气和/或电子部件。电路可为闭环配置或开环配置的形式。在闭环配置中，电路部件可为电流提供返回通路。相比之下，在开环配置中，其中的电路部件可被视为形成电路，尽管不包括电流的返回通路。例如，无论集成电路是否接地(作为用于电流的返回通路)，该集成电路都被称为电路。在某些示例性实施方案中，电路可包括一组集成电路、唯一集成电路或集成电路的一部分。例如，电路可包括定制VLSI电路、门阵列、逻辑电路和/或其他形式的集成电路，以及可包括现成半导体诸如逻辑芯片、晶体管或其他分立设备。在另一示例中，电路可以包括一个或多个硅基集成电路设备(诸如芯片、管芯、管芯平面和封装件)或其他分立电气设备，这些设备经由例如印刷电路板(PCB)的电导体与一个或多个其他部件处于电连通配置。电路还可被实现为相对于可编程硬件设备诸如现场可编程门阵列(FPGA)、可编程阵列逻辑部件和/或可编程逻辑设备等的合成电路。在其他示例性实施方案中，电路可包括非集成电气和/或电子部件(具有或不具有集成电路设备)的网络。因此，在某些实施方案中，如上所定义的模块可体现为或实现为电路。

应当理解，本文所公开的示例性实施方案可包括一个或多个微处理器和特定存储的计算机程序指令，该特定存储的计算机程序指令控制一个或多个微处理器以结合某些非处理器电路和其他元件来实现本文所公开的功能中的一些、大多数或全部。另选地，一些或所有功能可由不具有存储的程序指令的状态机实现或者在一个或多个专用集成电路(ASIC)或现场可编程门阵列(FPGA)中实现，其中每个功能或某些功能的一些组合被实现为定制逻辑。也可使用这些方法的组合。此外，下文对“控制器”的引用应被定义为包括单独电路部件、专用集成电路(ASIC)、具有控制软件的微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)和/或具有控制软件的处理器，或它们的组合。

此外，如本文可使用的，术语“程序”、“软件”、“软件应用程序”等是指被设计用于在计算机实现的系统上执行的指令序列。因此，“程序”、“软件”、“应用程序”、“计算机程序”或“软件应用程序”可包括子程序、功能、规程、对象方法、对象具体实施、可执行应用程序、小应用程序、小服务程序、源代码、目标代码、共享库/动态加载库和/或被设计用于在计算机系统上执行的特定指令的其他序列。

另外，在本文中可使用的情况下，术语“耦接”、“耦合”或“联接”旨在表示直接或间接连接。因此，如果第一设备耦接或被耦接至第二设备，则该连接可通过直接连接或通过经由其他设备(或部件)和连接的间接连接来进行。

关于术语诸如“实施方案”、“一个实施方案”、“示例性实施方案”、“特定实施方案”或其他类似术语在本文中的使用，这些术语旨在指示结合该实施方案描述的具体特征、结构、功能、操作或特性存在于本公开的至少一个实施方案中。因此，短语诸如“在一个实施方案中”、“在实施方案中”、“在一实施方案中”等的出现可以但不一定全部是指同一个实施方案，而是指“一个或多个但不是所有实施方案”，除非另有明确说明。此外，术语“包含”、“具有”、“包括”及其变型形式以开放式方式使用，并且因此应被解释为意指“包括但不限于……”，除非另外明确指明。另外，前面带有“包括……”的元件在没有更多限制的情况下不排除在包括该元件的主题过程、方法、系统、物品或装置中存在附加的相同元件。

术语“一”、“一个”和“该”也指“一个或多个”，除非另有明确说明。此外，本文和/或所附权利要求中可使用的短语“A和B中的至少一者”(由此A和B是指示特定对象或属性的变量)指示A或B的选择，或A和B两者的选择，类似于短语“和/或”。在此类短语中存在多于两个变量的情况下，该短语据此被定义为仅包括变量中的一者、变量中的任一者、变量中的任一者的任何组合(或子组合)以及变量中的全部。

此外，在本文中使用的情况下，术语“约”或“大约”适用于所有数值，无论是否明确指示。这些术语通常是指本领域技术人员认为与所引用的值等同(例如，具有相同的功能或结果)的数值范围。在某些情况下，这些术语可包括四舍五入成最近有效数字的数值。

此外，本文中提出的任何枚举的项目列表并不意味着所列出的项目中的任何或所有项目是彼此互相排斥的和/或相互包容的，除非另有明确说明。另外，如本文所用，术语“组”应解释为意指根据设定理论的“一个或多个”，并且在“多组”的情况下，应解释为意指“一个或多个”和/或“多个或更多个”中的复数(多个)，除非另外明确指明。

在下面的详细描述中，参考形成其一部分的附图。已经认识到，前述发明内容仅为示例性的并且不旨在以任何方式进行限制。除了上述例示性方面、示例性实施方案和特征之外，通过参考附图和以下具体实施方式，附加的方面、示例性实施方案和特征将变得显而易见。每个图中的元件的描述可以参考前面的图的元件。相似的参考数字可以指代附图中的相似的元件，包括相似的元件的替代示例性实施方案。

图1A是示例性存储器设备的框图。存储器设备100可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块SB1、SB2、…、SBp(感测电路系统)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构126可以是二维的或三维的。存储器结构126可包括一个或多个存储器单元的阵列，该一个或多个存储器单元的阵列包括三维阵列。存储器结构126可包括单片三维存储器结构，其中多个存储器级形成在诸如晶圆的单个基板上方(而不在其中)，没有居间基板。存储器结构126可包括任何类型的非易失性存储器，该非易失性存储器一体地形成在具有设置在硅衬底上方的有源区域的一个或多个物理级的存储器单元阵列中。存储器结构126可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在衬底上方还是在衬底内。

控制电路110与读取/写入电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。

存储区域113可例如被提供用于编程参数。编程参数可包括编程电压、编程电压偏置、指示存储器单元的位置的位置参数、接触线连接器厚度参数、验证电压等。位置参数可以指示存储器单元在整个NAND串阵列内的位置、存储器单元在特定NAND串组内的位置、存储器单元在特定平面上的位置等。接触线连接器厚度参数可指示接触线连接器、构成接触线连接器的基板或材料等的厚度。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应到字线和位线的功率和电压。该功率控制模块可包括用于字线、SGS晶体管和SGD晶体管与源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。

在一些实施方案中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的动作。例如，控制电路可包括控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SBb、SB2、…、SBp、读取/写入电路128、控制器122等中的任何一者或它们的组合。

控制电路可包括被配置为对一组存储器单元执行编程和验证操作的编程电路，其中该一组存储器单元包括被分配用于表示多种数据状态中的一种数据状态的存储器单元，以及被分配用于表示多种数据状态中的另一种数据状态的存储器单元；该编程和验证操作包括多个编程和验证迭代；并且在每次编程和验证迭代中，编程电路对一个字线执行编程，之后编程电路将验证信号施加到一个字线。控制电路还可包括计数电路，该计数电路被配置为获得通过用于一种数据状态的验证测试的存储器单元的计数。控制电路还可以包括确定电路，该确定电路被配置为基于计数超过阈值的量来确定多个编程和验证迭代中的特定编程和验证迭代，在该特定编程-验证迭代中，对被分配用于表示另一种数据状态的存储器单元的该另一种数据状态执行验证测试。

例如，图1B是包括编程电路151、计数电路152和确定电路153的示例性控制电路150的框图。

片外控制器122可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以校正当Vth分布的上尾变得太高时引起的多个读取错误。然而，在一些情况下可存在不可校正的错误。本文提供的技术降低了出现不可校正的错误的可能性。

存储器设备122a、122b包括代码，诸如指令集，并且处理器122c可操作来执行该指令集以提供本文所述的功能。另选地或除此之外，处理器122c可从存储器结构126的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。例如，控制器122可使用代码来访问存储器结构126，诸如用于编程操作、读取操作和擦除操作。代码可包括启动代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器122并使控制器122能够访问存储器结构126的软件。控制器122可使用代码来控制一个或多个存储器结构126。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且该引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM 122b中，便由处理器122c执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数码相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由多个存储器串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。位于基板内和/或上方的半导体存储器元件可被布置成两个或三个维度，诸如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可为存储器元件的层在其上方或之中形成的晶圆，或者其可为在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。

作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即，沿y方向)，每列具有多个存储器单元。列可以二维配置例如在x-y平面中布置，从而得到存储器元件的三维布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。

以非限制性示例的方式，在NAND串的三维阵列中，存储器元件可耦接在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可设想到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。

通常，在单片三维存储器阵列中，一个或多个存储器设备级在单个基板上方形成。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可被共享或具有在存储器设备级之间的居间层。

然后，可单独形成二维阵列，并且然后封装在一起以形成具有多个存储器层的非单片存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。可在堆叠前将基板减薄或从存储器设备级移除，但由于存储器设备级在单独的基板上方初始形成，因此所得的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可在单独的芯片上形成，然后封装在一起以形成堆叠的芯片存储器设备。

图2示出了利用交错存储器串的三种类型的存储器架构的示意图。例如，参考标号201示出了第一示例性存储器架构的示意图，参考标号203示出了第二示例性存储器架构的示意图，并且参考标号205示出了第三示例性存储器架构的示意图。在一些实施方案中，如图所示，存储器架构可包括交错NAND串的阵列。

图2示出了图1的存储器阵列126的示例性二维配置中的存储器单元的块200、210。存储器阵列126可包括许多此类存储器块200、210。每个示例性块200、210包括多个NAND串和相应的位线，例如在块之间共享的BL0、BL1、…。每个NAND串在一端处连接到漏极侧选择栅极(SGD)，并且该漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在其另一端处连接到源极侧选择栅极(SGS)，该源极侧选择栅极继而连接到公共源极线220。十六个字线，例如WL0-WL15，在SGD与SGS之间延伸。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。这种虚设字线可以屏蔽边缘数据字线免受某些边缘效应的影响。

可以在存储器阵列中提供的一种类型的非易失性存储器是浮栅存储器，诸如图3A和图3B所示类型的浮栅存储器。然而，也可以使用其他类型的非易失性存储器。如下文进一步详细讨论的，在图4A和图4B所示的另一示例中，电荷俘获存储器单元使用非导电介电材料代替导电浮栅以非易失性方式存储电荷。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹置在导电控制栅极和半导电衬底的表面之间。该单元通过将电子从单元沟道注入氮化物中来编程，其中电子被捕获并存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以分裂栅极配置提供类似的单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。

在另一种方法中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中ONO介电层在源极和漏极扩散部之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的介电层中，并且用于另一个数据位的电荷定位在邻近源极的介电层中。通过分别读取电介质内空间上分离的电荷存储区域的二进制状态来获得多状态数据存储。其他类型的非易失性存储器也是已知的。

图3A示出了NAND串中的示例性浮栅存储器单元300、310、320的剖视图。在该附图中，位线或NAND串方向进入页面，并且字线方向从左到右。例如，字线324跨NAND串延伸，该NAND串包括相应的沟道区域306、316和326。存储器单元300包括控制栅极302、浮栅304、隧道氧化物层305和沟道区域306。存储器单元310包括控制栅极312、浮栅314、隧道氧化物层315和沟道区域316。存储器单元320包括控制栅极322、浮栅321、隧道氧化物层325和沟道区域326。存储器单元300、310和320中的每一者在不同的相应NAND串中。还示出了多晶硅层间电介质(IPD)层328。控制栅极302、312、322是字线的一部分。图3B中提供了沿接触线连接器329的剖视图。

控制栅极302、312、322缠绕在浮栅304、314、321周围，从而增加控制栅极302、312、322与浮栅304、314、321之间的表面接触区域。这导致更高的IPD电容，从而导致更高的耦接比，这使得编程和擦除更容易。然而，当NAND存储器设备按比例缩小时，相邻单元300、310和320之间的间距变得更小，因此在两个相邻浮栅302、312、322之间几乎没有空间用于控制栅极302、312、322和IPD层328。

作为另选方案，如图4A和图4B所示，已开发出其中控制栅极402、412、422为平坦或平面的平坦或平面存储器单元400、410、420；即，控制栅极不缠绕在浮栅周围，并且控制栅极与电荷存储层428的唯一接触来自其上方。在这种情况下，具有高浮栅没有优势。相反，浮栅被制造得更薄。此外，浮栅可用于存储电荷，或者薄电荷俘获层可用于俘获电荷。该方法可避免弹道电子传输问题，其中电子可在编程期间在隧穿隧道氧化物之后行进穿过浮栅。

图4A示出了NAND串中的示例性电荷俘获存储器单元400、410、420的剖视图。该视图处于包括平面控制栅极和电荷俘获区域的存储器单元400、410、420的字线方向，作为图1的存储器单元阵列126中的存储器单元400、410、420的二维示例。电荷俘获存储器可用于NOR和NAND闪存存储器装置中。与使用导体诸如掺杂多晶硅来存储电子的浮栅MOSFET技术相比，该技术使用绝缘体诸如SiN膜来存储电子。例如，字线424跨NAND串延伸，该NAND串包括相应的沟道区域406、416、426。字线的部分提供控制栅极402、412、422。IPD层428、电荷俘获层404、414、421、多晶硅层405、415、425以及隧道层409、407、408在字线下方。每个电荷俘获层404、414、421在相应NAND串中连续地延伸。控制栅极的平坦配置可以制得比浮栅更薄。另外，存储器单元可以更靠近地放置在一起。

图4B示出了沿接触线连接器429的图4A的结构的剖视图。NAND串430包括SGS晶体管431、示例性存储器单元400、433、…435和SGD晶体管436。SGS晶体管431和SGD晶体管436中的IPD层428中的通路允许控制栅极层402和浮栅层连通。例如，控制栅极层402和浮栅层可以是多晶硅，并且隧道氧化物层可以是氧化硅。IPD层428可以是氮化物(N)和氧化物(O)的堆叠，诸如在N-O-N-O-N配置中。

NAND串可以形成在基板上，该基板包括p型基板区域455、n型阱456和p型阱457。在p型阱中形成N型源极/漏极扩散区域sd1、N型源极/漏极扩散区域sd2、N型源极/漏极扩散区域sd3、N型源极/漏极扩散区域sd4、N型源极/漏极扩散区域sd5、N型源极/漏极扩散区域sd6和N型源极/漏极扩散区域sd7。沟道电压Vch可直接施加到基板的沟道区域。

图5示出了图1的感测块SB1的示例性框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器相关联。例如，示例性感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联。在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，SB1中的感测电路控制器560可以与该组感测电路和锁存器通信。感测电路控制器560可包括预充电电路561，该预充电电路向每个感测电路提供电压以用于设定预充电电压。在一种可能的方法中，可例如经由数据总线和本地总线将电压独立地提供给每个感测电路。在另一种可能的方法中，可将公共电压同时提供给每个感测电路。感测电路控制器560还可包括预充电电路561、存储器562和处理器563。存储器562可存储可由处理器执行以执行本文所述功能的代码。这些功能可包括读取与感测电路550a、551a、552a、553a相关联的锁存器550b、551b、552b、553b，设定锁存器中的位值以及提供用于设定感测电路550a、551a、552a、553a的感测节点中的预充电电平的电压。下文提供了感测电路控制器560与感测电路550a、551a、552a、553a的进一步示例性细节。

在一些实施方案中，存储器单元可包括标记寄存器，该标记寄存器包括存储标记位的一组锁存器。在一些实施方案中，标记寄存器的数量可对应于数据状态的数量。在一些实施方案中，一个或多个标记寄存器可用于控制在验证存储器单元时使用的验证技术的类型。在一些实施方案中，标记位的输出可修改设备的相关联逻辑，例如地址解码电路，使得选择指定的单元块。本体操作(例如，擦除操作等)可使用设置在标记寄存器中的标记、或标记寄存器与地址寄存器的组合来执行，如在隐含寻址中那样，或者另选地通过仅用地址寄存器直接寻址来执行。

图6A为图1的存储器阵列126的示例性三维配置中的一组块600的透视图。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2、BLK3，以及具有供块BLK0、BLK1、BLK2、BLK3使用的电路的外围区域604。例如，电路可包括可连接至块BLK0、BLK1、BLK2、BLK3的控制栅极层的电压驱动器605。在一种方法中，块BLK0、BLK1、BLK2、BLK3中处于共同高度的控制栅极层被共同驱动。基板601还可承载块BLK0、BLK1、BLK2、BLK3下方的电路，连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块BLK0、BLK1、BLK2、BLK3形成在存储器设备的中间区域602中。在存储器设备的上部区域603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块BLK0、BLK1、BLK2、BLK3包括存储器单元的堆叠区域，其中堆叠的交替级表示字线。在一种可能的方法中，每个块BLK0、BLK1、BLK2、BLK3具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出了四个块BLK0、BLK1、BLK2、BLK3作为示例，但可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。

图6B示出了图6A的块BLK0、BLK1、BLK2、BLK3中的一个块的一部分的示例性剖视图。该块包括交替的导电层和电介质层的堆叠610。在该示例中，除了数据字线层(字线)WLL0至数据字线层(字线)WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层DWLD0、虚设字线层DWLD1、虚设字线层DWLS0和虚设字线层DWLS1。介电层被标记为DL0至DL19。此外，示出了包括NAND串NS1和NAND串NS2的堆叠610的区域。每个NAND串包含存储器孔618、619，该存储器孔填充有形成与字线相邻的存储器单元的材料。堆叠610的区域622在图6D中更详细地示出，并且在下文进一步详细论述。

堆叠610包括基板611、位于基板611上的绝缘膜612和源极线SL的一部分。NS1在该堆叠的底部614处具有源极端613，并且在堆叠610的顶部616处具有漏极端615。接触线连接器(例如，狭缝，诸如金属填充的狭缝)617、620可以跨堆叠610周期性地提供，作为延伸穿过堆叠610的互连器，诸如以将源极线连接到堆叠610上方的特定接触线。接触线连接器617、620可以在形成字线期间使用，并且随后用金属填充。还示出了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

图6C示出了图6B的堆叠中的存储器孔直径的图。垂直轴线与图6B的堆叠对准，并且示出了存储器孔618和存储器孔619的宽度(wMH)，例如直径。图6A的字线层WLL0-WLL10作为示例重复，并且在堆叠中处于相应的高度z0-z10。在此类存储器设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔的宽度可沿孔的长度变化。通常，存储器孔的直径从其顶部到底部逐渐变小。也就是说，存储器孔为锥形的，在堆叠的底部变窄。在一些情况下，在选择栅极附近的孔的顶部处出现略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽。

由于存储器孔宽度的不均匀性，因此包括存储器单元的编程斜率和擦除速度的编程速度可基于存储器单元沿存储器孔的位置(例如，基于存储器单元在堆叠中的高度)而变化。对于较小直径的存储器孔，跨隧道氧化物的电场相对较强，使得编程和擦除速度相对较高。一种方法是限定与存储器孔直径类似(例如，在限定的直径范围内)的相邻字线的组，并且针对组中的每个字线应用优化的验证方案。不同的组可具有不同的优化验证方案。

图6D示出了图6B的堆叠610的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680、681设置在虚设存储器单元682、683以及数据存储器单元MC上方。可例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积多个层。例如，每个列(例如，由存储器孔630内的材料形成的柱)可包括电荷俘获层或膜663(诸如SiN或其他氮化物)、隧道层664、多晶硅体或沟道665，以及介电芯666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔630中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

当对数据存储器单元MC进行编程时，电子存储在电荷俘获层663的与存储器单元MC相关联的一部分中。这些电子从沟道665被吸引到电荷俘获层663中，并且穿过隧道层664。存储器单元MC的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道665。

存储器孔630中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层663、隧道层664和沟道层665。存储器孔630中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔630中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道665，因为沟道665的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图7A示出了具有多个存储器孔722和多个虚设孔705的存储器阵列700的示意性平面图，该多个存储器孔可以是如本文所述的垂直存储器单元链，该多个虚设孔不需要一个完整的存储器结构。浅沟槽蚀刻或浅蚀刻特征部(SHE)710延伸穿过多个字线(例如，五个)，但不完全穿过芯片，以将相邻串彼此电隔离。该SHE直接延伸穿过一组对准的虚设孔705，从而防止那些虚设孔705存储数据或以其他方式成为功能性存储器单元。

现在参考图8A和图8B，没有虚设孔。与图7A和图7B的存储器结构700不同，SHE 810位于相邻两行存储器单元825之间的间隙中，并且与存储器孔825重叠，从而形成工作链，该工作链具有蚀刻到该工作存储器链顶部处的至少SGD开关的一侧中的沟槽，这里示出为存储器孔825。这种配置大幅提高了产量和存储器密度，因为所有的存储器孔822、825都是功能性的，即浪费了较少的存储器孔。

与全圆形存储器孔822不同，由SHE 810部分切割的存储器孔825和SGD开关具有半圆形形状，其可以是半圆或可以大于或小于半圆。在一些情况下，存储器孔825和SGD开关可以在SHE 810的一侧上小于半圆，并且在SHE 810的另一侧上大于半圆。

存储器孔822、825与多条位线830(标记为图8A中的位线0-7)连接。为了便于说明，仅示出了八条位线830。位线830在存储器孔上方延伸并且被连接以经由连接点选择存储器孔。每个串区域中的存储器孔也一端连接到SGD开关并且另一端连接到SGS开关。该SHE沟槽810可以被蚀刻到SGD开关的一部分中。

如上所讨论，可能无法立即使用擦除状态来避免数据损坏或检测坏块。具体地，虽然具有SHE切割诱导的损坏(例如，短接)的块仍然可通过擦除操作(擦除状态“通过”)，但这种损坏会导致随后的程序故障。图9A至图9B示出了在擦除操作期间产生实验故障之后的四个存储器单元串的阈值电压Vt分布。图10示出了针对实验故障的四个存储器单元串中的每一者的阈值电压Vt对比物理位线的图。图11示出了在邻近SHE切割810的虚设字线DD1与数据字线WL111(图11的下部部分)之间具有短接的存储器装置，以及示出SHE切割810的存储器装置的层的顶视图(图11的上部部分)。图12示出了对于数据字线WL111和虚设字线DD1中的一者存在泄漏电流，但对于其他数据字线WL110、WL109或虚设字线DD0没有泄漏电流。图13和图14示出了针对实验故障(圆圈区域示出损坏或击穿)的边缘字线WL111和虚设字线DD1短路的剖视和顶视图及近距离视图。因此，在擦除操作期间创建图9A至图14的实验故障。然而，由于边缘字线WL111和虚设字线DD1短接，因此它们可容易地通过擦除验证(在擦除期间，虚设字线DD1始终偏置高约6a.u.)。因此，擦除操作通过。如果在擦除操作期间(即，在飞行中)无法检测到该故障，则块无法立即标记为生长的坏块(GBB)。因此，允许进一步的数据被写入直到程序失败。这种故障是不期望的，因为数据可能丢失。

因此，本文描述了一种存储器装置(例如，图1A的存储器设备100)，该存储器装置包括连接到多个字线(例如，图6B的数据字线层(字线)WLL0-WLL10或图6D的WLL10)中的一者的存储器单元(例如，图6D的数据存储器单元MC和虚设存储器单元682、683)。存储器单元被布置成一个或多个串(例如，图6B的NAND串NS1和NS2)并且被配置为保持阈值电压Vt或Vth。存储器装置还包括控制电路或装置(例如，控制电路110、解码器114/132、功率控制模块116、感测块SBb、SB2、…SBp、读取/写入电路128、图1A的控制器122、图1B的控制电路150和/或图5的感测电路控制器560等的一者或任何组合)，其耦接到多个字线和串。控制装置被配置为将擦除电压施加到串中的每一者，同时将多个字线接地，以响应于接收到擦除命令而在擦除操作期间促进与多个字线相对应的存储器单元的擦除。控制装置还被配置为将擦除验证电压施加到多个字线。控制装置确定连接到多个字线的存储器单元是否具有小于或等于擦除验证电压的阈值电压Vt。控制装置还被配置为增加擦除电压并返回到将擦除电压施加到串中的每一者，同时使多个字线接地，以响应于连接到多个字线的存储器单元具有不小于或等于擦除验证电压的阈值电压Vt而在擦除操作期间促进与多个字线相对应的存储器单元的擦除。

控制装置还被配置为在存储器单元的擦除操作之后将主要预定电压施加到存储器装置的主要位置，同时将低于主要预定电压的辅助预定电压施加到存储器装置的辅助位置以及测量主要位置处的泄漏电流。控制装置响应于所测量的泄漏电流不大于预定泄漏阈值而确定擦除操作通过。因此，例如，控制装置在存储器单元的擦除操作之后将主要预定电压(例如，5a.u.)施加到存储器装置的主要位置，同时将低于主要预定电压的辅助预定电压(例如，0a.u.)施加到辅助位置，并且响应于连接到多个字线的存储器单元具有小于或等于擦除验证电压的阈值电压Vt而测量主要位置处的泄漏电流。

返回参考图6B，例如，多个字线(例如，图6B的字线层(字线)WLL0-WLL10)和多个介电层(例如，图6B的DL0-DL19)水平延伸并以交替方式在堆叠(例如，堆叠610)中上覆彼此，并且串(例如，图6B的NAND串NS1和NS2)竖直延伸通过堆叠。存储器单元串联连接在至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管之间，该至少一个漏极侧选择栅极SGD晶体管在串中的每一者的漏极侧上(例如，在SGD0或SGD1层处)并且连接到多个位线中的一者(例如，图6B的BL0)，该至少一个源极侧选择栅极SGS晶体管在串中的每一者的源极侧上(例如，在SGS0或SGS1层处)并且连接到源极线(例如，图6B的SL)。多个字线包括紧邻至少一个漏极侧选择栅极SGD晶体管设置的至少一个虚设字线(例如，图6B的DWLD0和DWLD1)，以及竖直设置在至少一个虚设字线下方的边缘字线(例如，图6B的WLL10)。

图15示出了多个字线和漏极侧选择栅极SGD层的剖视图，其中虚设字线和边缘字线之间存在示例性短接。控制装置被进一步配置为当辅助位置是多个字线中的一者时，将读取电压VREAD施加到至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管以及主要位置和辅助位置旁边的多个字线中的其他字线。此外，控制装置被配置为当辅助位置是源极线和多个字线中的一者时，将读取电压VREAD施加到至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管以及主要位置旁边的多个字线中的其他字线。

根据一个方面，主要位置是边缘字线，并且辅助位置是紧邻堆叠中的边缘字线设置的至少一个虚设字线。仍然参考图15，示出的短接在边缘字线WL111与虚设字线DD1之间。因此，本文讨论的存储器装置和方法涉及在擦除操作之后的主动泄漏检测(此处在边缘字线与虚设字线之间进行泄漏检测)。因此，控制装置可立即检测是否由于高擦除电场而发生边缘字线与虚设字线的短接。因此，如上所讨论，技术包括两个步骤：1.常规擦除/验证，以及2.在(常规)擦除状态通过之后，检测边缘字线(例如，WL111)到虚设字线(例如，DD1)的泄漏，这是通过将边缘字线偏置到主要预定电压(例如，5a.u.)，将虚设字线偏置到辅助预定电压(例如，0a.u.)并且监测边缘WL(例如，WL111)处的直流(DC)电流。如果控制装置检测到短接或泄漏(DC电流相对较高)，则控制装置或存储器装置将返回“擦除失败”并且允许控制装置或控制器立即将块标记为坏(即，GBB)。如果未检测到短接或泄漏(DC电流相对较低)，则控制装置或存储器装置将返回“擦除通过”。

本文所述的OPS技术中的故障(即，短接)通常仅在边缘字线(例如，WL111)处发生。然而，故障或短接可在堆叠中的其他地方发现。返回参考图6B，例如，多个字线(例如，图6B中的WLL0-WLL10)包括竖直设置在堆叠中的边缘字线(例如，图6B中的WLL0)下方的多个其他数据字线(例如，图6B中的WLL0-WLL9)，并且控制装置被进一步配置为将主要预定电压递归地施加到多个其他数据字线中的第一数据字线中的每一者，同时将低于主要预定电压的辅助预定电压施加到竖直设置在多个其他数据字线中的第一数据字线上方的多个其他数据字线中的第二数据字线中的每一者，并且测量多个其他数据字线中的第一数据字线中的每一者处的泄漏电流。控制装置还被配置为响应于在多个其他数据字线中的第一数据字线的全部处测量的泄漏电流不大于预定泄漏阈值而确定擦除操作通过。换句话说，本文讨论的技术可容易地广义化用于广泛应用。同样，存在两个步骤：1.常规擦除/验证，以及2.在(常规)擦除状态通过之后，检测第一字线(即，多个其他数据字线中的第一数据字线)到第二字线(即，多个其他数据字线中的第二数据字线)之间的泄漏，这是通过将第一字线偏置到主要预定电压(例如，5a.u.)以及将第二字线偏置到辅助预定电压(例如，0a.u.)并且监测第一字线处的泄漏电流(DC)。如果控制装置检测到短接或泄漏(DC电流相对较高)，则控制装置或存储器装置将返回“擦除失败”并且允许控制装置或控制器立即将块标记为坏(即，GBB)。如果未检测到短接或泄漏(DC电流相对较低)，则重复该过程以检查第三字线(即，多个其他数据字线中的第一数据字线)和第四字线(即，多个其他数据字线中的第二数据字线)、第五字线(即，多个其他数据字线中的第一数据字线)和第六字线(即，多个其他数据字线中的第二数据字线)等之间的短接。如果未检测到泄漏，则控制装置将返回“擦除通过”。

因此，主要位置已被讨论为例如边缘字线，并且辅助位置已被讨论为至少一个虚设字线。在上文所讨论的其他示例中，主要位置是第一字线并且辅助位置是通过堆叠递归地检查的第二字线。然而，应当理解，控制装置可检测存储器装置或堆叠中的其他地方的短接。根据另一个方面，主要位置是多个字线中的一者，并且辅助位置是多个位线中的一者。根据又另一个方面，主要位置是多个字线中的一者，并且辅助位置是源极线。

图16示出了操作存储器装置的方法的步骤。如上所讨论，存储器装置(例如，图1A的存储器设备100)包括连接到多个字线(例如，图6B的数据字线层(字线)WLL0-WLL10或图6D的WLL10)中的一者的存储器单元(例如，图6D的数据存储器单元MC和虚设存储器单元682、683)。存储器单元被布置成一个或多个串(例如，图6B的NAND串NS1和NS2)并且被配置为保持阈值电压Vt或Vth。方法包括步骤1000，接收用于擦除操作的擦除命令。方法的下一个步骤是1002，将擦除电压施加到串中的每一者，同时将多个字线接地，以响应于接收到用于擦除操作的擦除命令而在擦除操作期间促进与多个字线相对应的存储器单元的擦除。方法行进到步骤1004，向多个字线施加擦除验证电压。方法继续1006，确定连接到多个字线的存储器单元是否具有小于或等于擦除验证电压的阈值电压Vt。接下来，1008增加擦除电压并返回到1002将擦除电压施加到串中的每一者，同时使多个字线接地，以响应于连接到多个字线的存储器单元具有不小于或等于擦除验证电压的阈值电压Vt而在擦除操作期间促进与多个字线相对应的存储器单元的擦除。

方法还包括步骤1010，在存储器单元的擦除操作之后，将主要预定电压施加到存储器装置的主要位置。方法另外包括步骤1012同时将比主要预定电压更低的辅助预定电压施加到存储器装置的辅助位置，以及1013测量主要位置处的泄漏电流。方法继续1014，响应于所测量的泄漏电流不大于预定泄漏阈值而确定擦除操作通过。

再次，多个字线(例如，图6B的字线层(字线)WLL0-WLL10)和多个介电层(例如，图6B的DL0-DL19)水平延伸并以交替方式在堆叠(例如，堆叠610)中上覆彼此，并且串(例如，图6B的NAND串NS1和NS2)竖直延伸通过堆叠。存储器单元串联连接在至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管之间，该至少一个漏极侧选择栅极SGD晶体管在串中的每一者的漏极侧上(例如，在SGD0或SGD1层处)并且连接到多个位线中的一者(例如，图6B的BL0)，该至少一个源极侧选择栅极SGS晶体管在串中的每一者的源极侧上(例如，在SGS0或SGS1层处)并且连接到源极线(例如，图6B的SL)。多个字线包括紧邻至少一个漏极侧选择栅极SGD晶体管设置的至少一个虚设字线(例如，图6B的DWLD0和DWLD1)，以及竖直设置在至少一个虚设字线下方的边缘字线(例如，图6B的WLL10)。根据一个方面，主要位置是边缘字线，并且辅助位置是紧邻堆叠中的边缘字线设置的至少一个虚设字线。

如所讨论的，多个字线包括竖直设置在堆叠中的边缘字线下方的多个其他数据字线。因此，更详细地，方法还包括步骤1016，将主要预定电压递归地施加到多个其他数据字线中的第一数据字线中的每一者。方法继续1018，同时将低于主要预定电压的辅助预定电压施加到竖直设置在多个其他数据字线中的第一数据字线上方的多个其他数据字线中的第二数据字线中的每一者。方法还包括步骤1019，测量多个其他数据字线中的第一数据字线中的每一者处的泄漏电流。方法行进到步骤1020，响应于在多个其他数据字线中的第一数据字线的全部处测量的泄漏电流不大于预定泄漏阈值而确定擦除操作通过。

如上所述，主要位置是多个字线中的一者，并且辅助位置是多个位线中的一者。另选地，主要位置是多个字线中的一者，并且辅助位置是源极线。设想了其他主要位置和辅助位置。

方法还包括步骤1022，当辅助位置是多个字线中的一者时，将读取电压VREAD施加到至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管以及主要位置和辅助位置旁边的多个字线中的其他字线。方法另外包括步骤1024，当辅助位置是源极线和多个字线中的一者时，将读取电压VREAD施加到至少一个漏极侧选择栅极SGD晶体管和至少一个源极侧选择栅极SGS晶体管以及主要位置旁边的多个字线中的其他字线。

方法还包括步骤1026，在存储器单元的擦除操作之后，将主要预定电压施加到存储器装置的主要位置。方法还包括步骤1028，同时将低于主要预定电压的辅助预定电压施加到辅助位置。接下来是1029，响应于连接到多个字线的存储器单元具有小于或等于擦除验证电压的阈值电压Vt而测量主要位置处的泄漏电流。方法还包括步骤1030，响应于所测量的泄漏电流大于预定泄漏阈值而确定擦除操作失败。

本文公开的存储器装置和方法的优点包括使OPS技术更加可行并且立即检测SHE切割诱导的问题。另外，本文公开的存储器装置和方法仅增加了可忽略的擦除性能开销。典型擦除时间约为5m.a.u.，这种额外检测将仅花费大约50u.a.u。

显然，在不脱离所附权利要求中限定的范围的情况下，可对本文所述和示出的内容进行改变。已出于说明和描述的目的提供了实施方案的前述描述。它并不旨在穷举或限制本公开。特定实施方案的各个元件或特征部通常不限于该特定实施方案，但在适用的情况下为可互换的，并且可用于选定的实施方案中，即使没有具体示出或描述。同样的情况也可在许多方面有所不同。此类变型不应视为脱离本公开，并且所有此类修改均旨在包括在本公开的范围内。