一种半导体器件及制作方法

技术领域

本申请涉及半导体技术领域；具体涉及一种半导体器件及制作方法。

背景技术

目前硅通孔(Through Silicon Via，TSV)技术常用在半导体器件的制造工艺中，能够利用硅通孔技术实现芯片和芯片之间、晶圆和晶圆之间的垂直导通，大大降低半导体器件的封装尺寸；硅通孔的质量对于半导体器件来说至关重要；然而在生产过程中，发现存在电荷扩散至硅通孔的绝缘层的现象，大大影响半导体器件的质量。

发明内容

本申请提供一种半导体器件及制作方法，能够有效解决电荷扩散问题。

为解决上述技术问题，本申请采用的一个技术方案是：一种半导体器件及制作方法，包括基底、绝缘层、导电材质、金属布线层和电性引出结构，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层，基底的有源区域外围形成有从第二表面贯穿至第一表面并暴露金属布线层的贯通孔；绝缘层和导电材质，绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；电性引出结构，位于第一表面一侧、连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域。

其中，基底还包括通孔，通孔设置于贯通孔和有源区域之间，通孔中填充有第一绝缘材料，以用于隔离有源区域和贯通孔。

其中，第一表面上设置隔离槽，隔离槽围设于有源区域的外周，隔离槽中填充有第二绝缘材料。

其中，通孔的一端与第二绝缘材料接触。

其中，第二表面覆盖第三绝缘材料，第三绝缘材料在第二表面上的正投影覆盖有源区域在第二表面上的正投影的部分与通孔中的第一绝缘材料接触。

其中，有源区域的数量为两个以上，通孔围设于有源区域的周侧。

其中，电性引出结构在第一表面上的投影位于有源区域在第一表面上的投影中。

为解决上述技术问题，本申请采用的另一个技术方案是：一种半导体器件及制作方法，该方法包括：提供一基底，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层；在基底的有源区域外围形成贯通孔，贯通孔从第二表面贯穿至第一表面并暴露金属布线层；形成绝缘层和导电材质，绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；形成电性引出结构，电性引出结构位于第一表面一侧、连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域。

通过上述方案，本申请的有益效果是：半导体器件包括基底、绝缘层、导电材质、金属布线层和电性引出结构，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层，基底的有源区域外围形成有从第二表面贯穿至第一表面并暴露金属布线层的贯通孔；绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；电性引出结构位于第一表面一侧，通过电性引出结构连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域，能够将金属布线层上产生的电荷转移至有源区域，此时将有源区域作为电荷释放区，将轰击出的电荷释放至有源区域，从而消除释放的电荷对绝缘层的影响，保证绝缘层的绝缘性，从而提高整个半导体器件的稳定性和可靠性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请提供的半导体器件第一实施例的剖面结构示意图；

图2是本申请提供的半导体器件第一实施例的俯视透视图；

图3是本申请提供的半导体器件第二实施例的剖面结构示意图；

图4是本申请提供的半导体器件第三实施例的剖面结构示意图；

图5是本申请提供的半导体器件第四实施例的剖面结构示意图；

图6是本申请提供的半导体器件制作方法一实施例的流程示意图。

其中，10、基底；11、贯通孔；12、有源区域；20、绝缘层；30、导电材质；40、金属布线层；50、电性引出结构；13、隔离槽；14、通孔；15、第三绝缘材料；101、第一表面；102、第二表面。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的至少部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

根据本说明书的上述描述，本领域技术人员还可以理解如下使用的术语，例如“上”、“下”、“前”、“后”、“左”、“右”、“长度”、“宽度”、“厚度”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“轴向”、“径向”、“周向”、“中心”、“纵向”、“横向”、“顺时针”或“逆时针”等指示方位或位置关系的术语是基于本说明书的附图所示的方位或位置关系的，其仅是为了便于阐述本发明的方案和简化描述的目的，而不是明示或暗示所涉及的装置或元件必须要具有特定的方位、以特定的方位来构造和进行操作，因此上述的方位或位置关系术语不能被理解或解释为对本发明方案的限制。

另外，本说明书中所使用的术语“第一”或“第二”等用于指代编号或序数的术语仅用于描述目的，而不能理解为明示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”或“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个或更多个等，除非另有明确具体的限定。

请参阅图1，图1是本申请提供的半导体器件一实施例的剖面结构示意图，该半导体器件包括基底10、绝缘层20、导电材质30、金属布线层40以及电性引出结构50。

基底10包括有源区域12，基底10可包括相背设置的第一表面101和第二表面102，基底10的第一表面10一侧形成有金属布线层40，基底10的有源区域12外围形成有从所述第二表面102贯穿至所述第一表面101并暴露所述金属布线层40的贯通孔11；绝缘层20贴附于贯通孔11的侧壁，形成绝缘腔，导电材质30填充于绝缘腔中与金属布线层40连接；电性引出结构50位于所述第一表面101一侧、连接金属布线层40与有源区域12，以将金属布线层40上的电荷转移至有源区域12。其中，基底10可为硅材料或砷化镓等化合物，在此不作限定。

具体地，有源区域12(Active Area)是基底10上划分出来用来做有源器件的区域。本申请实施例中，基底10上的贯通孔11和绝缘层20、导电材质30共同构成了硅通孔。硅通孔是一种垂直穿透基底10并与金属布线层40电连接的导电结构，通过在芯片和/或晶圆间设置硅通孔，从而实现芯片和/或晶圆间的垂直互联，达到高密度封装，硅通孔的绝缘腔中容纳的导电材质30可包括铜、钨或多晶硅等，绝缘层20的绝缘材质可包括硅氧化物、硅氮化物或聚合物等，在此不作限定。

金属布线层40上的电荷可为陷阱电荷，基底10上可设置多个硅通孔，在基底10上已经存在至少一个硅通孔的情况下，再挖设其他硅通孔时，在采用等离子刻蚀(plasmaetching)技术轰击基底10的过程中，可能会由于刻蚀位置靠近金属布线层40，并从金属布线层40中轰击出包含金属元素的聚合物，从而产生陷阱电荷，此时由于金属布线层40未接地，陷阱电荷会随着电场力的作用下向硅通孔侧壁的绝缘层20中扩散，对绝缘层20造成污染，影响绝缘层20的绝缘性，从而大大降低整个半导体器件的质量与可靠性降低。

通过本实施例中设置的连接金属布线层40与有源区域12的电性引出结构50，能够将金属布线层40上产生的陷阱电荷转移至有源区域12，此时将有源区域12作为电荷释放区，将轰击出的陷阱电荷释放至有源区域12，从而消除释放的陷阱电荷对绝缘层20的影响，保证绝缘层20的绝缘性，从而提高整个半导体器件的稳定性和可靠性。

本申请实施例的半导体器件通过设置电性引出结构50，并使得电性引出结构50连接金属布线层40与有源区域12，可以防止金属布线层40的金属向绝缘层20扩散，避免影响半导体器件的稳定性。本申请实施例中，金属布线层40材料包括但不限于为铜，在其他实施例中，金属布线层40材料也可以为其他导电物质。

如图2所示，图2为基底10第一表面101的透视图，贯通孔11贯穿第一表面101；第一表面101上设置隔离槽13，隔离槽13围设于有源区域12的外周，隔离槽13中填充有第二绝缘材料；也就是说，基底10中的有源区域12为利用隔离槽13隔离出的基底10的区域；具体地，基底10第一表面101上的有源区域12的数量可为两个以上，通过多个隔离槽13的设置能够划分出两个以上的有源区域12，同时实现每个有源区域12间的隔离。在一具体的实施方式中，隔离槽13可为采用浅沟槽隔离技术(Shallow Trench Isolation，STI)刻蚀得到的浅沟槽，其中，隔离槽13中填充的第二绝缘材料可包括硅氧化物、氮氧化物或聚合物等，在此不作限定。

请继续参阅图2，本申请实施例中，电性引出结构50连接金属布线层40与有源区域12，电性引出结构50在第一表面101上的投影位于有源区域12在第一表面101上的投影中；其中，电性引出结构50可为连接金属布线层40与有源区域12的由导电材料构成的导电结构。

在一具体的实施方式中，电性引出结构50可包括若干阵列设置的金属线，以实现金属布线层40与有源区域12的电连接，通过阵列设置金属线实现电连接能够减少占地空间，便于实现高度集成化的芯片封装。可以理解地，作为电荷释放区的有源区域12为未设置贯通孔11的区域，以防止直接将电荷释放至贯通孔11所贯穿的有源区域12中。

如图3和图4所示，本申请实施例中，基底10还包括通孔14，通孔14设置于贯通孔11和有源区域12之间，起到隔离有源区域12和贯通孔11的作用，以防止接收电荷的有源区域12释放电荷到贯通孔11中的绝缘层20；在一实施方式中，如图3所示，在接收电荷的有源区域12仅有一侧存在贯通孔11时，可在朝向贯通孔11的一侧设置通孔14，以隔离有源区域12和贯通孔11；在另一实施方式中，如图4所示，在接收电荷的有源区域12的两侧都存在贯通孔11时，可在有源区域12朝向贯通孔11的两侧都设置通孔14的结构，以实现有源区域12的两侧隔离；在其他实施方式中，在接收电荷的有源区域12的四周都存在贯通孔11时，可在有源区域12朝向贯通孔11的四周都设置通孔14的结构，以实现有源区域12的全封闭隔离；可以理解地，通孔14围设的范围与位置可根据实际应用情况进行选择，在此不作限定。

在本申请实施例中，基底10上的有源区域12的数量为两个以上，通孔14围设于有源区域12的周侧，以将作为电荷释放区的有源区域12与其他有源区域12隔离开，能够有效防止电荷在其他有源区域12中游走，对其他有源区域12造成污染，从而保证基底10的质量，其中，其他有源区域12是不作为电荷释放区的有源区域；而若未设置围设于有源区域12周侧的通孔14，由于各个有源区域12在基底10内部仍处于连通状态，在作为电荷释放区的有源区域12接收电荷时，导致电荷游走在整个基底10的其他有源区域12中，从而对基底10中的其他有源区域12造成污染，影响基底10的质量。

可利用对基底10的击穿电压测试判断是否存在电荷扩散现象，在经过击穿电压测试发现存在击穿电压，则说明存在电荷扩散现象，金属布线层40扩散出的电荷影响了绝缘层20的绝缘性，此时可通过设置连接金属布线层40与有源区域12的电性引出结构50，将金属布线层40上的电荷转移至有源区域12；同时在将作为电荷释放区接收电荷的有源区域12的周侧围设通孔14，以将该有源区域12与其他有源区域12以及贯通孔11隔离开，防止电荷在整个基底10中游离，对其他有源区域12以及贯通孔11造成污染，从而有效解决电荷释放问题，避免电荷释放导致击穿电压发生的情况。

具体地，在对基底10进行的击穿电压测试中，基底10需要分别连接两个测试金属垫(图中未示出)，一个提供正向电压，一个提供反向电压，然后对基底10的每个有源区域12同时输入正向电压与反向电压，以测试基底10是否存在击穿电压；为了保证击穿测试的可靠性，可将两个测试金属垫分别与待测试的基底10中的有源区域12通过电性引出结构50连接，便能解决绝缘层20中存在被释放的电荷的问题；同时通过在接受电荷的有源区域12进行围设通孔14的方式，能够进一步提高电荷释放的安全性，防止测试金属垫通过基底10直接导通并产生击穿电压的情况发生，提升击穿电压测试的稳定性和安全性；而若未围设通孔14，基底10中包含的多个有源区域12互联导致电荷流通在整个基底10中，两个测试金属垫会通过基底10直接导通并产生击穿电压，从而失去击穿测试效果，同时对测试器件造成损坏。

在一实施方式中，作为电荷释放区的有源区域12的数量也可为一个、两个或两个以上，可在每个作为电荷释放区的有源区域12都围设通孔14。在另一实施方式中，在接收电荷释放区的有源区域12的周边有与其相连的且未贯穿贯通孔11的其他有源区域12时，可设置一个通孔14围设于该作为电荷释放区的有源区域12以及与其邻接的其他有源区域12的周侧，从而直接将多个有源区域12共同作为电荷释放区；可以理解地，通孔14围设的范围与位置可根据实际应用情况进行选择，只需保证选为电荷释放区的有源区域12中存储的电荷不会污染其他有源区域12即可，在此不作限定。

具体地，通孔14中填充有第一绝缘材料，以用于隔离有源区域12和贯通孔11，以防止有源区域12接收到的电荷游离到贯通孔11中；在一实施方式中，通孔14为长方体，贯通孔11为柱体，如图4所示，通孔14在基底10中X方向上的长度小于通孔14在贯通孔11在X方向上的长度。贯通孔11的侧壁贴附绝缘层20，形成绝缘腔，绝缘腔中填充导电材质30；通孔14中全部填充第一绝缘材料，该第一绝缘材料可为硅氧化物、氮氧化物或聚合物等，在此不作限制；可通过利用与贯通孔11相同的硅通孔技术设置通孔14，通过刻蚀不同的形状尺寸、填充不同的材料来实现不同的效果，能够节省工艺成本；可以理解地，通孔14、贯通孔11的侧壁以及隔离槽13中填充的绝缘材料可相同，可不同，在此不作限定。如图3与图4所示，本申请实施例中，通孔14的一端可与第二绝缘材料接触，从而通过通孔14与隔离槽13共同构成一个隔离挡墙，以防止有源区域12中容纳的电荷扩散至贯通孔11侧壁的绝缘层20；在其他实施方式中，通孔14还可直接贯穿隔离槽13至基底10的第一表面101，或者，通孔14还可不与隔离槽13包含的第二绝缘材料接触，直接贯穿隔离槽13围成的有源区域12内部至基底10的第一表面101；可以理解地，在通孔14直接贯穿隔离槽13围成的有源区域12内部至基底10的第一表面101的情况下，通孔14朝向贯通孔11的一侧应不存在电性引出结构50。

如图5所示，本申请实施例中，第二表面102还可覆盖第三绝缘材料15，第三绝缘材料15在第二表面102上的正投影覆盖有源区域12在第二表面102上的正投影的部分与通孔14中的第一绝缘材料接触；具体地，第三绝缘材料15可覆盖第二表面102上除贯通孔11的绝缘腔在第二表面102上的投影部分之外的其他部分。可以理解地，第三绝缘材料15可为硅氧化物、氮氧化物或聚合物等，在此不作限制；第三绝缘材料15、填充于通孔14中的第一绝缘材料以及贯通孔11的侧壁贴附的绝缘层20可相同也可不同，可选的，通孔14中的第一绝缘材料为贯通孔11的侧壁贴附的绝缘层20延伸至通孔14中形成，第三绝缘材料15为贯通孔11的侧壁贴附的绝缘层20延伸覆盖基底第二表面102形成。通过设置与通孔14中的第一绝缘材料接触的第三绝缘材料15，使得第三绝缘材料15与通孔14构成围绕作为电荷释放区的有源区域12的全封闭隔离结构，实现更全面的隔离效果，防止在器件封装过程中，电荷从有源区域12对应的另一端的基底10表面与其他器件接触，实现电导通的情况发生。

请参阅图6，图6为本申请中提供的一种半导体器件制作方法一实施例的流程示意图，该方法包括：

S10：提供一基底10。

基底10包括相背设置的第一表面101和第二表面102，基底10包括有源区域12，基底10的第一表面101一侧形成有金属布线层40。其中，基底10可为硅材料或砷化镓等化合物，在此不作限定。

S11：在基底10的有源区域12外围形成贯通孔11，贯通孔11从第二表面102贯穿至第一表面101并暴露金属布线层40。

S12：形成绝缘层20和导电材质30。

绝缘层20贴附于贯通孔11的侧壁形成绝缘腔，导电材质30填充于绝缘腔中与金属布线层40连接。

S13：形成电性引出结构50。

电性引出结构50位于第一表面101一侧、连接金属布线层40与有源区域12，以将金属布线层40上的电荷转移至有源区域12。具体地，电性引出结构50可包括若干阵列设置的金属线，以实现金属布线层40与有源区域12的电连接，从而通过阵列设置金属线实现电连接能够减少占地空间，便于实现高度集成化的芯片封装。

在一实施方式中，还可于基底10上的贯通孔11和有源区域12之间形成通孔14，通孔14用于隔离有源区域12和贯通孔11；其中，可采用同一掩膜板同时形成贯通孔11与通孔14，掩膜板上形成有曝光贯通孔11与通孔14的图案，从而减少制造时间和成本，大大提高制作效率。

在一实施方式中，可于第一表面101上形成隔离槽13，例如：采用STI技术在第一表面101上刻蚀得到隔离槽13，以在第一表面101上隔离出有源区域12，隔离槽13围设于有源区域12的外周。通孔14的一端可与绝缘层20接触，从而通过通孔14与隔离槽13共同构成一个隔离挡墙。可以理解地，通孔14围设的范围与位置可根据实际应用情况进行选择，在此不作赘述与限定。

在一实施方式中，可于贯通孔11的侧壁覆盖绝缘材料形成绝缘层20时，绝缘材料还延伸填满通孔14形成第一绝缘材料，并延伸覆盖基底第二表面102形成第三绝缘材料15，也就是说，将覆盖于贯通孔11的侧壁的绝缘材料作为第一绝缘材料填满通孔14，将覆盖于贯通孔11的侧壁的绝缘材料作为第三绝缘材料覆盖基底第二表面102，可以理解地，该绝缘材料还可覆盖第二表面102上除贯通孔11的绝缘腔在第二表面102上的投影部分之外的其他部分，尤其覆盖第二表面102上有源区域12在第二表面102上的正投影的部分，此时第一绝缘材料、第三绝缘材料15、绝缘层20相同。

在其他实施方式中，还可于贯通孔11的侧壁覆盖绝缘材料形成绝缘层20时，将与该绝缘材料不同的第一绝缘材料填满通孔14，再利用与第一绝缘材料不同的第三绝缘材料覆盖有源区域12在第二表面102上的正投影的部分，也就是说，可分别在贯通孔11与通孔14中填充不同的绝缘材料。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。