第一芯片与晶圆键合方法、芯片堆叠结构

技术领域

本发明属于集成电路制造技术领域，具体涉及一种第一芯片与晶圆键合方法、芯片堆叠结构。

背景技术

随着微电子产业进入后摩尔时代，芯片结构向三维方向发展，以进一步满足高集成度、小尺寸和优异性能的需求。相比于晶圆-晶圆堆叠(wafer to wafer，W2W)，芯片-晶圆异质集成(chip to wafer，C2W)可以实现不同技术节点和不同尺寸芯片间的互连，具有灵活度高的优点。同时，C2W可以通过选择已知良好芯片(KGD，known good die)与晶圆进行键合，在多层芯片堆叠时可显著提升良率。C2W已成为3D-IC技术的一个重要发展方向。

目前的C2W堆叠结构中，一种采用形成位于键合后的上下芯片中的TSV(硅通孔)，以实现芯片间的电性连接。但TSV会占据大量的芯片面积，不利于芯片体积的缩小。

另一种采用预先在待键合的芯片上形成TSV结构，后键合的工艺，该工艺较为复杂，且为保证足够的机械强度，待键合的芯片衬底厚度不能太薄，而键合后由于TSV结构的存在无法对衬底做进一步的减薄。如采用芯片键合后，先减薄衬底再形成TSV的方式，由于每个芯片是单独键合的，整体的厚度差异性很难控制，导致TSV结构的连通性和电学均匀性难以保证。

发明内容

本发明的目的在于提供一种第一芯片与晶圆键合方法、芯片堆叠结构，无需在第一芯片内部制作TSV，降低了第一芯片内部连线的设计难度，节省了第一芯片面积；避免了衬底和TSV间的电性(如绝缘性、寄生电容等)问题；降低了工艺难度。

本发明提供一种第一芯片与晶圆键合方法，包括：

提供第一层第一芯片，所述第一层第一芯片包括N个第一芯片，每个所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层，N为≥1的整数；

提供晶圆，所述晶圆包括第二金属层；

将N个所述第一芯片与所述晶圆键合；当N≥2时，N个所述第一芯片在所述晶圆上间隔分布；

形成绝缘层和开孔，当N＝1时，所述绝缘层覆盖1个所述第一芯片的顶面和1个所述第一芯片周侧的所述晶圆；当N≥2时，所述绝缘层覆盖N个所述第一芯片的顶面且填充N个所述第一芯片在所述晶圆上的间隙；N＝1或N≥2，位于所述晶圆上的所述绝缘层的顶面均高于所述第一芯片的顶面；所述开孔包括第一开孔，所述第一开孔贯穿所述绝缘层和部分厚度的所述晶圆并暴露出所述第二金属层；

形成互连结构，所述互连结构填充于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接。

进一步的，所述形成绝缘层和开孔包括：

形成所述绝缘层；

刻蚀所述绝缘层和部分厚度的所述晶圆并暴露出所述第二金属层形成所述第一开孔，所述开孔仅包括所述第一开孔。

进一步的，所述开孔还包括第二开孔，所述第二开孔沿平行于所述晶圆的方向分布，所述第二开孔与所述第一开孔连通，所述第二开孔至少有部分位于所述第一芯片的正上方。

进一步的，所述形成绝缘层和开孔包括：

形成所述绝缘层；

形成所述第二开孔，所述第二开孔通过刻蚀部分高于所述第一芯片的顶面的所述绝缘层形成；

形成所述第一开孔，所述第一开孔通过刻蚀位于所述晶圆上方的所述第二开孔暴露出的所述绝缘层以及部分厚度的所述晶圆形成，且所述第一开孔暴露出所述第二金属层。

进一步的，所述绝缘层包括：第一绝缘层和第二绝缘层；所述形成绝缘层和开孔包括：

形成所述第一绝缘层，所述第一绝缘层位于所述晶圆上；化学机械研磨使所述第一绝缘层的顶面与所述第一芯片的顶面齐平；

形成所述第一开孔，所述第一开孔贯穿所述第一绝缘层和部分厚度的所述晶圆并暴露出所述第二金属层；

在所述第一开孔中形成填充层；

形成所述第二绝缘层，所述第二绝缘层覆盖所述第一芯片、所述填充层和所述第一绝缘层；

刻蚀所述第二绝缘层形成所述第二开孔。

进一步的，将所述第一芯片靠近所述第一金属层的一侧与所述晶圆键合，所述第一金属层与所述第二金属层电连接。

进一步的，所述互连结构与所述第二金属层电连接。

进一步的，形成所述互连结构后还包括形成引出层，具体包括：

形成隔离层，所述隔离层覆盖所述互连结构和所述绝缘层；

形成引出孔，所述引出孔贯穿所述隔离层并暴露出所述互连结构；

在所述引出孔中填充所述引出层，所述引出层与所述互连结构电连接。

进一步的，还包括：

提供第M层第一芯片；M为≥2的整数；将所述第M层第一芯片采用与所述第一层第一芯片中对应步骤相同的方法，形成位于所述第M层第一芯片的绝缘层、开孔、互连结构、隔离层和引出层；所述第M层第一芯片的绝缘层覆盖所述第M-1层第一芯片的隔离层；

将所述第M层第一芯片与所述第M-1层第一芯片的隔离层键合；其中，所述第M层第一芯片的金属层与所述第M-1层第一芯片的引出层电连接。

进一步的，将所述第一芯片远离所述第一金属层的一侧与所述晶圆键合。

进一步的，所述开孔还包括第三开孔，所述第三开孔与所述第二开孔连通，所述第三开孔贯穿部分厚度的所述第一介质层并暴露出所述第一金属层。

进一步的，所述第一芯片的第一介质层中还形成有第一对准标识，所述晶圆中形成有第二对准标识，所述第一对准标识和所述第二对准标识对应；所述绝缘层中还形成有第三对准标识，所述第三对准标识通过曝光显影复制所述第二对准标识，所述第三对准标识和所述第二对准标识在所述晶圆上的投影相同。

进一步的，形成所述互连结构后还包括形成隔绝层，所述隔绝层覆盖所述互连结构和所述绝缘层。

进一步的，还包括：

提供第L层第一芯片；L为≥2的整数；将所述第L层第一芯片采用与所述第一层第一芯片中对应步骤相同的方法，形成位于所述第L层第一芯片的绝缘层、开孔、互连结构和隔绝层；所述第L层第一芯片的绝缘层覆盖所述第L-1层第一芯片的隔绝层；

将所述第L层第一芯片与所述第L-1层第一芯片的隔绝层键合；其中，所述第L层第一芯片的互连结构与所述第L-1层第一芯片的互连结构接触且电连接。

本发明还提供一种芯片堆叠结构，包括：

第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；

第二芯片，所述第二芯片包括第二金属层，所述第二芯片的面积大于所述第一芯片的面积，所述第二芯片与所述第一芯片键合；

绝缘层和开孔，所述绝缘层覆盖所述第一芯片的顶面和所述第一芯片周侧的所述第二芯片；位于所述第二芯片上的所述绝缘层的顶面高于所述第一芯片的顶面；

所述开孔包括第一开孔，所述第一开孔贯穿所述绝缘层和部分厚度的所述第二芯片并暴露出所述第二金属层；

互连结构，所述互连结构填充于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接。

进一步的，所述开孔还包括第二开孔，所述第二开孔沿平行于所述第一芯片的方向分布，所述第二开孔与所述第一开孔连通，所述第二开孔至少有部分位于所述第一芯片的正上方。

进一步的，所述第一芯片靠近所述第一金属层的一侧与所述第二芯片键合，所述第一金属层与所述第二金属层电连接。

更进一步的，所述芯片堆叠结构还包括：

隔离层，所述隔离层覆盖所述互连结构和所述绝缘层；

引出孔，所述引出孔贯穿所述隔离层并暴露出所述互连结构；

引出层，所述引出层填充所述引出孔并与所述互连结构电连接。

进一步的，包括：所述第一芯片远离所述第一金属层的一侧与与所述第二芯片键合。

进一步的，包括：所述开孔还包括第三开孔，所述第三开孔与所述第二开孔连通，所述第三开孔贯穿部分厚度的所述第一介质层并暴露出所述第一金属层，所述互连结构填充在所述第一开孔、所述第二开孔和所述第三开孔中。

与现有技术相比，本发明具有如下有益效果：

本发明提供了一种第一芯片与晶圆键合方法、芯片堆叠结构，包括：提供第一层第一芯片，所述第一层第一芯片包括N个第一芯片，所述第一芯片包括第一金属层；提供晶圆，所述晶圆包括第二金属层；将所述第一芯片与所述晶圆键合；形成绝缘层和开孔，所述绝缘层覆盖所述第一芯片周侧的所述晶圆或填充若干所述第一芯片在所述晶圆上的间隙；在第一芯片外围的绝缘层内形成开孔，所述互连结构位于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接，实现第一芯片与晶圆的电性连接。无需在第一芯片内部制作TSV，降低了第一芯片内部连线的设计难度，节省了第一芯片面积。无TSV结构，避免了衬底和TSV间的电性(如绝缘性、寄生电容等)问题，且不需考虑第一芯片厚度差异对通孔刻蚀的影响，降低了工艺难度。

附图说明

图1为本发明实施例的一种第一芯片与晶圆键合方法流程示意图。

图2至图7为本发明实施例的第一种第一芯片与晶圆键合方法各步骤示意图。

图8至图13为本发明实施例的第二种第一芯片与晶圆键合方法各步骤示意图。

图14至图16为本发明实施例的三种芯片堆叠结构示意图。

其中，附图标记如下：

10a-第一芯片；11-第一衬底；12-第一介质层；13-第一金属层；14-第一键合层；

20-晶圆；21-第二衬底；22-第二介质层；23-第二金属层；24-第二键合层；

31a-绝缘层；32a-互连结构；34a-隔离层；35-引出层；36-焊盘；

40a-第一芯片；41-第一衬底；42-第一介质层；43-第一金属层；44-第一对准标识；

50-晶圆；51-第二衬底；52-第二介质层；53-第二金属层；54-第二对准标识；55-第二键合层；

61a、61b、61n-绝缘层；62a、62b-互连结构；63a、63b、63n-第三对准标识；64a-隔绝层；65-焊盘。

具体实施方式

基于上述研究，本发明实施例提供了一种第一芯片与晶圆键合方法、芯片堆叠结构。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明所记载的介质层、绝缘层等，比如第一介质层、第一绝缘层等，可以是由单种材料形成的单层结构，也可以是由单种材料或多种材料形成的多层结构。

本发明实施例提供了一种第一芯片与晶圆键合方法，如图1所示，包括：

提供第一层第一芯片，所述第一层第一芯片包括N个第一芯片，每个所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层，N为≥1的整数；

提供晶圆，所述晶圆包括第二金属层；

将N个所述第一芯片与所述晶圆键合；当N≥2时，N个所述第一芯片在所述晶圆上间隔分布；

形成绝缘层和开孔，当N＝1时，所述绝缘层覆盖1个所述第一芯片的顶面和1个所述第一芯片周侧的所述晶圆；当N≥2时，所述绝缘层覆盖N个所述第一芯片的顶面且填充N个所述第一芯片在所述晶圆上的间隙；N＝1或N≥2，位于所述晶圆上的所述绝缘层的顶面均高于所述第一芯片的顶面；所述开孔包括第一开孔，所述第一开孔贯穿所述绝缘层和部分厚度的所述晶圆并暴露出所述第二金属层；

形成互连结构，所述互连结构填充于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接。

下面结合图2至图7介绍本发明实施例的第一种第一芯片与晶圆键合方法的各步骤。其中，所述第一芯片靠近所述第一金属层的一侧与所述晶圆键合。

如图2所示，提供第一层第一芯片，所述第一层第一芯片包括N个第一芯片，每个所述第一芯片10a包括第一衬底11、位于所述第一衬底11上的第一介质层12和嵌设于所述第一介质层中的第一金属层13，N为≥1的整数。

提供晶圆20，所述晶圆20包括第二衬底21、位于所述第二衬底21上的第二介质层22和嵌设于所述第二介质层22中的第二金属层23。

所述第一芯片10a还包括第一键合层14，所述晶圆20还包括第二键合层24，第一键合层14与第二键合层24面对面键合。

将N个所述第一芯片10a与所述晶圆20键合；当N≥2时，N个所述第一芯片在所述晶圆上间隔分布；所述第一芯片10a与所述晶圆20通过混合键合(金属层对金属层，介质层对介质层)的方式键合。具体的，N≥2时，N个所述第一芯片10a与所述晶圆20可以逐个依次键合；也可以将N个所述第一芯片10a全部临时固定在载片晶圆的预设位置上，通过载片晶圆将N个所述第一芯片10a与所述晶圆20一次性同时键合，键合之后再将载片晶圆与N个所述第一芯片10a脱离。

将所述第一芯片10a靠近所述第一金属层13的一侧与所述晶圆20键合，所述第一金属层13与所述第二金属层23电连接。可将一个第一芯片与晶圆键合，也可将若干(≥2)个第一芯片与晶圆键合；若干个第一芯片可为结构相同的第一芯片，也可为结构不同的第一芯片。

如图3a所示，形成所述绝缘层31a；所述绝缘层31a例如为氧化硅层。当N＝1时，所述绝缘层31a覆盖1个所述第一芯片的顶面和1个所述第一芯片周侧的所述晶圆20；当N≥2时，所述绝缘层31a覆盖N个所述第一芯片的顶面且填充N个所述第一芯片在所述晶圆20上的间隙；N＝1或N≥2，位于所述晶圆20上的所述绝缘层31a的顶面均高于所述第一芯片10a的顶面。

形成开孔，贯穿所述绝缘层31a和部分厚度的所述晶圆20并暴露出所述第二金属层23形成第一开孔V

可选的，所述开孔还可包括第二开孔，所述第二开孔沿平行于所述晶圆的方向分布，所述第二开孔与所述第一开孔连通，所述第二开孔至少有部分位于所述第一芯片的正上方。

以下结合图3b、图3c和图4所示，介绍第一种形成绝缘层和开孔方法。如图3b所示，形成所述绝缘层31a；如图3c所示，形成所述第二开孔V

以下结合图3d、图3e和图4所示，介绍第二种形成绝缘层和开孔方法。所述绝缘层31a包括：第一绝缘层311和第二绝缘层312。

如图3d所示，形成第一绝缘层311，第一绝缘层311位于所述晶圆20上且与所述第一芯片10a邻接。所述第一芯片10a为多个时，第一绝缘层311填充第一芯片10a之间的间隙。执行化学机械研磨(CMP)工艺对所述第一芯片10a和第一绝缘层311减薄并平坦化。CMP减薄第一芯片10a后，第一绝缘层311和第一衬底11的顶面齐平。如图3e所示，形成所述第一开孔V

刻蚀第二绝缘层312形成所述第二开孔V

如图5所示，形成所述互连结构后还可形成引出层35，具体包括：

形成隔离层34a，所述隔离层34a覆盖所述互连结构32a和所述绝缘层31a；形成引出孔，所述引出孔贯穿所述隔离层34a并暴露出所述互连结构32a；在所述引出孔中填充所述引出层35，所述引出层35与所述互连结构32a电连接。

晶圆20上可堆叠仅一层芯片，例如第一层第一芯片，通过互连结构32a将第一芯片10a与晶圆20的电信号引出即可使用；晶圆20上也可堆叠若干层芯片，例如M层(M≥2)第一芯片，根据实际需要配置。具体的，如图6和图7所示所示，

提供第M层第一芯片(例如10b、10n)；M为≥2的整数；将所述第M层第一芯片采用与所述第一层第一芯片10a中对应步骤相同的方法，形成位于所述第M层第一芯片的绝缘层(例如31b、31n)、开孔、互连结构、隔离层(例如34b)和引出层；所述第M层第一芯片的绝缘层(例如31b)覆盖所述第M-1层第一芯片的隔离层(例如34a)；

将所述第M层第一芯片(例如10b)与所述第M-1层第一芯片的隔离层(例如34a)键合；其中，所述第M层第一芯片的金属层与所述第M-1层第一芯片的引出层电连接。形成在所述晶圆20上多层所述第一芯片(例如10a、10b至10n)堆叠的结构。各层第一芯片的结构可相同，也可不同，根据实际需要配置，不做限制。在最顶层的第一芯片上可引出焊盘36，所述焊盘36的材质例如为铝。焊盘36与最顶层的互连结构或引出层电连接。图7示出了，焊盘36与位于第二开孔(平行于所述第一芯片方向的孔)中的互连结构电连接的情况。可选地，最顶层第一芯片(例如10n)中也可以不设置第二开孔(平行于所述第一芯片方向的孔)，而是仅设置第一开孔(垂直于所述第一芯片方向的孔)，焊盘36与位于第一开孔中的互连结构电连接，具体根据实际需要配置。应当理解，每一层中的隔绝层、绝缘层都可以是多层，不限于一层。

本发明实施例中的第一种第一芯片与晶圆键合方法，可对第一芯片做进一步减薄，满足高集成度、小尺寸需求。所述绝缘层位于所述晶圆上且与所述第一芯片邻接，即在第一芯片外围形成绝缘层，在绝缘层内形成开孔，所述互连结构位于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接，实现第一芯片与晶圆的电性连接。无需在第一芯片内部制作TSV，降低了第一芯片内部连线的设计难度，节省了第一芯片面积。充分利用了第一芯片与晶圆键合时，相邻的第一芯片之间的间隔面积，尤其当第一芯片面积与晶圆上的芯片面积不一致时，比如第一芯片面积比晶圆上的芯片的面积小时，可以充分利用这种面积差，形成互连结构。无TSV结构，避免了衬底和TSV间的电性(如绝缘性、寄生电容等)问题，且不需考虑第一芯片厚度差异对通孔刻蚀的影响，降低了工艺难度。

此处晶圆上芯片的面积应做广义理解，晶圆上芯片的面积可以指芯片的实际面积，即晶圆上芯片中各种电路、器件、连接结构等所占用的晶圆面积，即实际占用面积。晶圆上芯片的面积也可以是为了制作本专利的互连结构而扩大后的晶圆面积(大于实际面积)，扩大的面积可以是晶圆上芯片之间原本用于切割道的面积，也可以是芯片上晶圆之间的间隔面积。而第一芯片面积指的是经切割后，单个第一芯片的面积。

下面结合图8至图13介绍本发明实施例的第二种第一芯片与晶圆键合方法的各步骤。其中，所述第一芯片远离所述第一金属层的一侧与所述晶圆键合。

如图8所示，提供第一层第一芯片40a，所述第一层第一芯片包括N个第一芯片，每个第一芯片40a包括第一衬底41、位于所述第一衬底41上的第一介质层42和嵌设于所述第一介质层42中的第一金属层43，N为≥1的整数；

提供晶圆50，所述晶圆50包括第二衬底51、位于所述第二衬底51上的第二介质层52和嵌设于所述第二介质层52中的第二金属层53。

示例性的，所述第一芯片40a还包括第一对准标识44，第一对准标识44形成在第一介质层42中；所述晶圆50还包括第二对准标识54，第一对准标识44与第二对准标识54在第一芯片40a或晶圆50的厚度方向上对应，用于实现第一芯片40a与晶圆50的对准。所述第一芯片40a还包括第一键合层，所述晶圆50还包括第二键合层55，第一键合层与第二键合层55键合。

将所述第一芯片40a与所述晶圆50键合。所述第一芯片40a例如为已知良好第一芯片(KGD，known good die)。将所述第一芯片40a远离所述第一金属层43的一侧(第一芯片背面)与所述晶圆50键合。

如图9所示，形成第一绝缘层611，第一绝缘层611位于所述晶圆50上且与所述第一芯片40a邻接。所述第一芯片40a为多个时，第一绝缘层611填充第一芯片40a之间的间隙。第一绝缘层611和第一芯片40a的顶面齐平。第一绝缘层611可通过沉积工艺形成，并通过CMP工艺平坦化。

如图9和10所示，形成所述第一开孔V

第一开孔V

接着，形成互连结构62a，所述互连结构62a位于第一开孔V

晶圆50上可堆叠仅一层芯片，例如第一层第一芯片40a，通过互连结构62a将第一芯片40a与晶圆50实现互连且将电信号引出即可使用；晶圆20上也可堆叠若干层芯片，例如L层(L≥2)第一芯片，根据实际需要配置。

如图11所示，形成隔绝层64a，所述隔绝层64a覆盖所述互连结构62a和所述绝缘层61a。

如图12和图13所示，提供第L层第一芯片(例如40b、40n)；L为≥2的整数；将所述第L层第一芯片采用与所述第一层第一芯片40a中对应步骤相同的方法，形成位于所述第L层第一芯片的绝缘层(例如61b、61n)、开孔、互连结构(例如62b)和隔绝层(例如64b)；所述第L层第一芯片的绝缘层(例如61b)覆盖所述第L-1层第一芯片的隔绝层(例如64a)；

将所述第L层第一芯片(例如40b)与所述第L-1层第一芯片的隔绝层(例如44a)键合；其中，所述第L层第一芯片的互连结构(例如62b)与所述第L-1层第一芯片的互连结构(例如62a)接触且电连接。

第一芯片40a中设置有第一对准标识44，晶圆50中设置有第二对准标识54，第一对准标识44与第二对准标识54对应。键合对准的过程中，下镜头识别第一对准标识44获得第一对准标识44的图像，上镜头识别第二对准标识54获得第二对准标识54的图像，通过图像识别处理后控制移动第一芯片40a，实现第一芯片40a和晶圆50的对准。

所述绝缘层61a中形成有第三对准标识63a，第三对准标识63a的制作通过曝光显影复制与晶圆50中的第二对准标识54相同的位置，相当于将晶圆50中的第二对准标识54复制转移至顶层，便于后续对准识别，例如如图12中后续位于第二层第一芯片40b中的第一对准标识44b与第一层的绝缘层61a中的第三对准标识63a对准即可，如此一来后续堆叠的每层第一芯片的键合对准不再受前一层第一芯片位置的影响，相当于均是与同一基准晶圆50中的第二对准标识54对准。

形成在所述晶圆50上多层所述第一芯片(例如40a、40b至40n)堆叠的结构。各层第一芯片的结构可相同，也可不同，根据实际需要配置，不做限制。在最顶层的第一芯片上可引出焊盘65，所述焊盘65的材质例如为铝。焊盘65与最顶层的互连结构或引出层电连接。

本发明还提供一种芯片堆叠结构，包括：

第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；

第二芯片，所述第二芯片包括第二金属层，所述第二芯片的面积大于所述第一芯片的面积，所述第二芯片与所述第一芯片键合；

绝缘层和开孔，所述绝缘层覆盖所述第一芯片的顶面和所述第一芯片周侧的所述第二芯片；位于所述第二芯片上的所述绝缘层的顶面高于所述第一芯片的顶面；

所述开孔包括第一开孔，所述第一开孔贯穿所述绝缘层和部分厚度的所述第二芯片并暴露出所述第二金属层；

互连结构，所述互连结构填充于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接。

应当理解，将前述介绍的第一芯片与晶圆键合结构划片后即为本实施的芯片堆叠结构，晶圆划片后的芯片即为第二芯片，晶圆划片后单个芯片的面积即为第二芯片的面积。

图14至16示例了三种典型的芯片堆叠结构，具体在前述介绍的第一芯片与晶圆键合方法中已详细介绍，在此仅作简要说明。

如图14所示，芯片堆叠结构包括第一芯片10a和第二芯片20’,第二芯片20’即为前述介绍的晶圆20划片后的芯片。本示例中开孔仅包括第一开孔V

如图15所示，芯片堆叠结构包括第一芯片10a和第二芯片20’,所述第一芯片10a靠近所述第一金属层13的一侧与所述第二芯片20’键合。所述开孔包括第一开孔V

如图16所示，芯片堆叠结构包括第一芯片40a和第二芯片50’,所述第一芯片40a远离所述第一金属层43的一侧与所述第二芯片50’键合。所述开孔包括第一开孔V

如图15和16所示，通过位于横向(平行于所述第二芯片的方向)分布的第二开孔V

综上所述，本发明提供了一种第一芯片与晶圆键合方法、芯片堆叠结构，包括：提供第一层第一芯片，所述第一层第一芯片包括N个第一芯片，所述第一芯片包括第一金属层；提供晶圆，所述晶圆包括第二金属层；将所述第一芯片与所述晶圆键合；形成绝缘层和开孔，所述绝缘层覆盖所述第一芯片周侧的所述晶圆或填充若干所述第一芯片在所述晶圆上的间隙；在第一芯片外围的绝缘层内形成开孔，所述互连结构位于所述开孔中，所述第一金属层、所述第二金属层和所述互连结构三者电连接，实现第一芯片与晶圆的电性连接。无需在第一芯片内部制作TSV，降低了第一芯片内部连线的设计难度，节省了第一芯片面积。无TSV结构，避免了衬底和TSV间的电性(如绝缘性、寄生电容等)问题，且不需考虑第一芯片厚度差异对通孔刻蚀的影响，降低了工艺难度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。