地址锁存器、显示装置及地址锁存方法

技术领域

本公开的实施例涉及一种地址锁存器、显示装置及地址锁存方法。

背景技术

在设计地址锁存器时，为了保证地址传输的准确率，通常要严格控制信号的延迟时间，以防止地址传输发生错位。然而，在现有的地址锁存器中，往往由于配线过长等因素而很难将信号的延迟控制在一个时钟周期内，这最终会导致地址信号无法准确地传输。

发明内容

本公开至少一实施例提供一种地址锁存器，该地址锁存器包括写入控制电路、写入锁存电路、锁存控制电路、中间锁存电路和输出锁存电路，其中，所述写入控制电路被配置为产生N个写入控制信号，N为大于等于2的正整数；所述写入锁存电路连接到所述写入控制电路，且被配置为响应于所述N个写入控制信号，对接收的地址数据进行锁存，所述地址数据包括N个数据位，所述N个数据位分为M-1个数据位组；所述锁存控制电路被配置为依次产生M个锁存控制信号，M为大于等于3的正整数；所述中间锁存电路连接到所述写入锁存电路和所述锁存控制电路，且被配置为响应于所述M个锁存控制信号中的第1至M-1个锁存控制信号，分时对所述写入锁存电路锁存的所述地址数据的M-1个数据位组进行锁存；所述输出锁存电路连接到所述中间锁存电路和所述锁存控制电路，且被配置为响应于所述M个锁存控制信号中的第M个锁存控制信号，将所述中间锁存电路锁存的地址数据从所述地址锁存器输出。

例如，在本公开的实施例提供的地址锁存器中，所述写入锁存电路包括N个写入锁存子电路，所述N个写入锁存子电路中的每个写入锁存子电路被配置为分别响应于所述N个写入控制信号中的每个写入控制信号，依次开启以分别对所述地址数据的每个数据位进行锁存。

例如，在本公开的实施例提供的地址锁存器中，所述N个写入锁存子电路中的每个写入锁存子电路包括控制端、输入端和输出端，所述每个写入锁存子电路的控制端被配置为分别接收所述每个写入控制信号；所述每个写入锁存子电路的输入端连接到地址数据线以接收所述地址数据。

例如，在本公开的实施例提供的地址锁存器中，所述写入控制电路包括N个写入控制子电路，所述N个写入控制子电路一一对应连接到所述N个写入锁存子电路，所述N个写入控制子电路中的每个写入控制子电路被配置为分别产生所述N个写入控制信号中的每个写入控制信号。

例如，在本公开的实施例提供的地址锁存器中，所述N个写入控制子电路中的每个写入控制子电路包括控制端、输入端和输出端，所述每个写入控制子电路的控制端连接到写入时钟信号线以接收写入时钟信号，所述N个写入控制子电路的输出端一一对应连接至所述N个写入锁存电路的控制端，所述N个写入控制子电路中的第1个写入控制子电路的输入端连接到所述N个写入控制子电路中的第N个写入控制子电路的输出端，所述N个写入控制子电路中的第n个写入控制子电路的输出端连接到所述N个写入控制子电路中的第n+1个写入控制子电路的输入端，1≤n≤N-1，n是正整数。

例如，在本公开的实施例提供的地址锁存器中，所述中间锁存电路包括N个中间锁存子电路，所述N个中间锁存子电路一一对应连接到所述N个写入锁存子电路，所述N个中间锁存子电路分为M-1个中间锁存子电路组，所述M-1个中间锁存子电路组分别响应于所述第1至M-1个锁存控制信号，分别在第1至M-1时间对所述写入锁存电路锁存的所述地址数据的M-1个数据位组进行锁存。

例如，在本公开的实施例提供的地址锁存器中，所述M-1个组中间锁存子电路组中的每个中间锁存子电路组包括多个中间锁存子电路，且所述多个中间锁存子电路彼此相邻或彼此不相邻。

例如，在本公开的实施例提供的地址锁存器中，所述N个中间锁存子电路中的每个中间锁存子电路包括控制端、输入端和输出端，所述N个中间锁存子电路的输入端一一对应连接到所述N个写入锁存子电路的输出端，所述M-1个中间锁存子电路组中的每个中间锁存子电路组的控制端被配置为分别接收所述第1至M-1个锁存控制信号中的每个锁存控制信号。

例如，在本公开的实施例提供的地址锁存器中，所述输出锁存电路包括N个输出锁存子电路，所述N个输出锁存子电路一一对应连接到所述N个中间锁存子电路，所述N个输出锁存子电路被配置为响应于所述第M个锁存控制信号，在第M时间将所述中间锁存子电路锁存的所述地址数据从所述地址锁存器输出。

例如，在本公开的实施例提供的地址锁存器中，所述N个输出锁存子电路中的每个输出锁存子电路包括控制端、输入端和输出端，所述N个输出锁存子电路的输入端一一对应连接到所述N个中间锁存子电路的输出端；所述每个输出锁存子电路的控制端被配置为接收所述第M个锁存控制信号。

例如，在本公开的实施例提供的地址锁存器中，所述每个写入控制子电路为D触发器，所述每个写入锁存子电路为D锁存器，所述每个中间锁存子电路为D锁存器，所述每个输出锁存子电路为D锁存器。

例如，在本公开的实施例提供的地址锁存器中，所述锁存控制电路包括初级锁存控制电路和次级锁存控制电路，所述初级锁存控制电路被配置为响应于锁存使能信号、第一控制信号和第二控制信号产生L个初级锁存控制信号，所述次级锁存控制电路被配置为响应于所述第一控制信号、所述第二控制信号和所述L个初级锁存控制信号产生L个次级锁存控制信号，所述L个次级锁存控制信号中的M个次级锁存控制信号作为所述M个锁存控制信号，L为大于等于M的正整数。

例如，在本公开的实施例提供的地址锁存器中，所述初级锁存控制电路包括L个初级锁存控制子电路，所述L个初级锁存控制子电路中的每个初级锁存控制子电路包括控制端、输入端和输出端，所述L个初级锁存控制子电路中的第2l-1个初级锁存子电路的控制端连接到第一控制信号线以接收所述第一控制信号，所述L个初级锁存控制子电路中的第2l个初级锁存子电路的控制端连接到第二控制信号线以接收所述第二控制信号，所述L个初级锁存控制子电路中的第1个初级锁存子电路的输入端连接到使能信号线以接收所述锁存使能信号，所述L个初级锁存控制子电路中的第p个初级锁存子电路的输出端连接到所述L个初级锁存控制子电路中的第(p+1)个初级锁存子电路的输入端，所述L个初级锁存控制子电路中的每个初级锁存控制子电路的输出端分别输出所述L个初级锁存控制信号中的每个初级锁存控制信号，其中，1≤l≤L/2，l是正整数，1≤p≤(L-1)，p是正整数；所述次级锁存控制电路包括L个次级锁存控制子电路，所述L个次级锁存控制子电路中的每个次级锁存控制子电路包括控制端、输入端和输出端，所述L个次级锁存控制子电路中的第2l-1个次级锁存子电路的输入端连接到所述第二控制信号线以接收所述第二控制信号，所述L个次级锁存控制子电路中的第2l个次级锁存子电路的输入端连接到所述第一控制信号线以接收所述第一控制信号，所述L个次级锁存控制子电路的控制端一一对应连接到所述L个初级锁存控制子电路的输出端，所述L个次级锁存控制子电路中的每个次级锁存控制子电路的输出端分别输出所述L个次级锁存控制信号中的每个次级锁存控制信号。

例如，在本公开的实施例提供的地址锁存器中，所述每个初级锁存控制子电路为D锁存器。

例如，在本公开的实施例提供的地址锁存器中，所述每个次级锁存控制子电路包括非门、传输门和晶体管，所述非门的第一端连接到所述传输门的第一控制端，所述非门的第一端为相应的次级锁存控制电路的控制端，所述非门的第二端连接到所述传输门的第二控制端和所述晶体管的栅极，所述传输门的输入端为所述相应的次级锁存控制子电路的输入端，所述传输门的输出端连接到所述晶体管的第一极，所述传输门的输出端为所述相应的次级锁存控制子电路的输出端，所述晶体管的第二极接地。

例如，本公开的实施例提供的地址锁存器，还包括地址译码电路，其中，所述地址译码电路被配置为对从所述输出锁存电路输出的所述地址数据进行译码。

本公开至少一实施例还提供一种显示装置，包括栅极驱动器和前述任一实施例提供的地址锁存器，其中，所述栅极驱动器被配置为响应于所述地址锁存器输出的地址数据，生成与所述地址数据对应的扫描信号。

本公开至少一实施例还提供一种采用前述任一实施例提供的地址锁存器的地址锁存方法，包括：写入锁存阶段，响应于所述写入控制电路产生的N个写入控制信号，通过所述写入锁存电路对所述地址数据进行锁存；中间锁存阶段，分别响应于所述锁存控制电路产生的所述第1至M-1个锁存控制信号，通过所述中间锁存电路分时对所述写入锁存电路锁存的所述地址数据的所述M-1个数据位组进行锁存；输出锁存阶段，响应于所述锁存控制电路产生的所述第M个锁存控制信号，通过所述输出锁存电路将所述中间锁存电路锁存的地址数据从所述地址锁存器输出。

例如，在本公开的实施例提供的地址锁存方法中，在所述写入锁存电路将所述地址数据的所有数据位锁存完毕之前，所述中间锁存电路开始对所述写入锁存电路已经锁存的地址数据的部分数据位进行锁存。

例如，本公开的实施例提供的地址锁存方法，还包括：地址译码阶段，通过地址译码电路对所述输出锁存电路输出的地址数据进行译码。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A为一种地址锁存器的结构图；

图1B为图1A中的地址锁存器的信号时序图；

图2A为本公开一实施例提供的一种地址锁存器的框图；

图2B为本公开一实施例提供的另一种地址锁存器的框图；

图3为图2A和图2B所示的地址锁存器中的写入控制电路的示意图；

图4为图2A和图2B所示的地址锁存器中的写入锁存电路的示意图。

图5为图2A和图2B所示的地址锁存器中的锁存控制电路的框图；

图6为图5所示的锁存控制电路中的初级锁存控制电路和次级锁存控制电路的示意图；

图7A和图7B为分别图2A和图2B所示的地址锁存器中的中间锁存电路的示意图；

图8A和图8B分别为图2A和图2B所示的地址锁存器中的输出锁存电路的示意图；

图9A为本公开一实施例提供的一种地址锁存器的结构图；

图9B为本公开一实施例提供的另一种地址锁存器的结构图；

图10为图6中的初级锁存控制电路和次级锁存控制电路的结构图；

图11为本公开一实施例提供的地址锁存器的信号时序图；

图12为本公开一实施例提供的显示装置的框图；

图13为图12的显示装置中的栅极驱动器的示意图；

图14为图13的栅极驱动器中的移位寄存器单元的结构图；

图15为本公开一实施例提供的地址锁存方法的流程图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1A为一种地址锁存器的结构图。图1B为图1A中的地址锁存器的信号时序图。

如图1A所示，该地址锁存器包括写入电路110、控制电路120和输出电路130。写入电路110被配置为响应于时钟信号Clock对地址数据Data进行暂存；控制电路120被配置为响应于使能信号En和时钟信号Clock产生控制信号Da_Ctr；输出电路130被配置为响应于控制电路120产生的控制信号Da_Ctr将写入电路110暂存的地址数据Data从地址锁存器输出。

如图1A所示，写入电路110包括由8个D触发器组成的移位寄存器，控制电路120包括由8个D触发器组成的计数器，输出电路130包括由8个D锁存器组成的寄存器。

如图1A和图1B所示，写入电路110中的8个D触发器响应于时钟信号Clock依次到来的8个上升沿，将接收的地址数据Data中包括的8个数据位依次右移8次，从而将地址数据Data的8个数据位暂存在写入电路110中的8个D触发器中。

如图1A和图1B所示，在写入电路110开始接收地址数据Data时，控制电路120响应于使能信号En和时钟信号Clock而启动，并在时钟信号Clock的第8个上升沿到来时(即，计数8次后)，产生控制信号Da_Ctr。

如图1A和图1B所示，输出电路130中的8个D锁存器响应于控制电路120产生的控制信号Da_Ctr，将写入电路110中的8个D触发器中暂存的地址数据Data的8个数据位从地址锁存器输出。

在图1A所示的地址锁存器中，由于写入电路110中的每个D触发器中存储的地址数据Data的数据位在每个时钟周期内都会发生变化，所以控制电路120产生的控制信号Da_Ctr的延迟必须在一个时钟周期内，也就是说，控制信号Da_Ctr必须在时钟信号Clock的第8个上升沿到来之后且在时钟信号Clock的第9个上升沿到来之前从控制电路120传送到输出电路130，否则就会导致输出电路130输出的地址数据Data出现错位。然而，在控制电路120到输出电路130之间的配线较长时，很难将控制信号Da_Ctr的延迟限制在一个时钟周期内，因此图1A所示的地址锁存器的地址传输的准确率无法得到保证。

为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。

本公开至少一实施例提供一种地址锁存器，该地址锁存器包括写入控制电路、写入锁存电路、锁存控制电路、中间锁存电路和输出锁存电路。写入控制电路被配置为产生N个写入控制信号，N为大于等于2的正整数；写入锁存电路连接到写入锁存电路，且被配置为响应于N个写入控制信号，对接收的地址数据进行锁存，地址数据包括N个数据位，N个数据位分为M-1个数据位组；锁存控制电路被配置为依次产生M个锁存控制信号，M为大于等于3的正整数；中间锁存电路连接到写入锁存电路和锁存控制电路，且被配置为响应于M个锁存控制信号中的第1至M-1个锁存控制信号，分时对写入锁存电路锁存的地址数据的第1至M-1组数据位进行锁存；输出锁存电路连接到中间锁存电路和锁存控制电路，且被配置为响应于M个锁存控制信号中的的第M个锁存控制信号，将中间锁存电路锁存的地址数据从地址锁存器输出。

在本公开的实施例提供的地址锁存器中，并不是直接通过输出锁存电路将写入锁存电路锁存的地址数据从地址锁存器输出，而是先通过中间锁存电路分时对写入锁存电路锁存的地址数据进行锁存，然后再通过输出锁存电路将中间锁存电路锁存的地址数据从地址锁存器输出。本公开的实施例提供的地址锁存器可以保证即使锁存控制电路产生的锁存控制信号存在数个时钟周期的延迟，输出锁存电路最终输出的地址数据也不会出现错位，从而可以保证电路内部延迟较高时地址传输的稳定性和正确率，增大地址传输过程中的时序冗余度，保证高频率时仍能正确打开对应行地址。

需要说明的是，在本公开中，“信号”表示该信号处于该信号的工作电平(例如，高电平)的状态。

下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。

图2A为本公开一实施例提供的一种地址锁存器的框图。

如图2A所示，地址锁存器10包括写入控制电路100、写入锁存电路200、锁存控制电路300、中间锁存电路400和输出锁存电路500。

如图2A所示，写入控制电路100被配置为基于写入时钟信号In_CLK产生N个写入控制信号In_Ctr_1-N，N为大于等于2的正整数。

如图2A所示，写入锁存电路200连接到写入控制电路100，且被配置为响应于写入控制电路100产生的N个写入控制信号In_Ctr_1-N，对接收的地址数据Add_Da进行锁存，地址数据Add_Da可以包括N个数据位Add_Da_1-N，地址数据Add_Da的N个数据位Add_Da_1-N可以被划分为M-1个数据位组，M-1个数据位组分别为第1数据位组、第2数据位组、….、第M-1数据位组。例如，在一些实施例中，地址数据Add_Da可以包括8(即，N＝8)个数据位，8个数据位可以分别为第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8。

如图2A所示，锁存控制电路300被配置为基于锁存使能信号La_En、第一控制信号Ctr1和第二控制信号Ctr2产生M个锁存控制信号La_Ctr_1-M，M为大于等于3的正整数。

如图2A所示，中间锁存电路400连接到写入锁存电路200和锁存控制电路300，且被配置为响应于锁存控制电路300产生的M个锁存控制信号La_Ctr_1-M中的第1至M-1个锁存控制信号La_Ctr_1-M-1，分时对写入锁存电路200锁存的地址数据Add_Da的M-1个数据位组进行锁存。

如图2A所示，输出锁存电路500连接到中间锁存电路400和锁存控制电路300，且被配置为响应于锁存控制电路300产生的M个锁存控制信号中的第M个锁存控制信号La_Ctr_M，将中间锁存电路400锁存的地址数据Add_Da从地址锁存器10中输出。

例如，本公开的实施例提供的地址锁存器还可以包括地址译码电路，地址译码电路被配置为对输出锁存电路输出的地址数据进行译码。

图2B为本公开一实施例提供的另一种地址锁存器的框图。

如图2B所示，地址锁存器10还可以包括地址译码电路600。地址译码电路600连接到输出锁存电路500，且被配置为对输出锁存电路500输出的地址数据Add_Da进行译码。

需要说明的是，地址译码电路600可以采用现有的地址译码器等可以实现译码功能的部件，本公开对此不作限制。图2B所示的地址锁存器中的其余部件的连接关系和功能等可以参考图2A所示的地址锁存器中的相应部件，在此不再赘述。

例如，在本公开的实施例提供的地址锁存器中，写入控制电路包括N个写入控制子电路，N个写入控制子电路中的每个写入控制子电路被配置为分别产生N个写入控制信号中的每个写入控制信号。每个写入控制子电路包括控制端、输入端和输出端。每个写入控制子电路的控制端连接到写入时钟信号线以接收写入时钟信号；每个写入控制子电路的输出端分别输出每个写入控制信号；第1个写入控制子电路的输入端连接到第N个写入控制子电路的输出端，第n个写入控制子电路的输出端连接到第n+1个写入控制子电路的输入端，1≤n≤N-1，n是正整数，也就是说，除最后一个写入控制子电路外，其余各个写入控制子电路的输出端连接到下一个写入控制子电路的输入端。

图3为图2A和图2B所示的地址锁存器中的写入控制电路的示意图。图3中示出了写入控制电路100包括8个(即，N＝8)写入控制子电路的情形，此时，写入控制电路100被配置为产生8个写入控制信号，8个写入控制信号分别为第1个写入控制信号In_Ctr_1、第2个写入控制信号In_Ctr_2第3个写入控制信号In_Ctr_3、第4个写入控制信号In_Ctr_4、第5个写入控制信号In_Ctr_6、第7个写入控制信号In_Ctr_7和第8个写入控制信号In_Ctr_8。

如图3所示，写入控制电路100包括第一写入控制子电路101、第二写入控制子电路102、第三写入控制子电路103、第四写入控制子电路104、第五写入控制子电路105、第六写入控制子电路106、第七写入控制子电路107和第八写入控制子电路108。

如图3所示，写入控制电路100中的每个写入控制子电路包括控制端C、输入端IN和输出端OUT。

如图3所示，第一写入控制子电路101、第二写入控制子电路102、第三写入控制子电路103、第四写入控制子电路104、第五写入控制子电路105、第六写入控制子电路106、第七写入控制子电路107和第八写入控制子电路108的控制端C均连接到写入时钟信号线以接收写入时钟信号In_Clk。

如图3所示，第一写入控制子电路101的输出端OUT连接到第二写入控制电路102的输入端IN，第二写入控制子电路102的输出端OUT连接到第三写入控制电路103的输入端IN，第三写入控制子电路103的输出端OUT连接到第四写入控制电路104的输入端IN，第四写入控制子电路103的输出端OUT连接到第五写入控制电路105的输入端IN，第五写入控制子电路105的输出端OUT连接到第六写入控制电路106的输入端IN，第六写入控制子电路106的输出端OUT连接到第七写入控制电路107的输入端IN，第七写入控制子电路107的输出端OUT连接到第八写入控制电路108的输入端IN。第八写入控制子电路108的输出端OUT连接到第一写入控制电路101的输入端IN。

如图3所示，第一写入控制子电路101被配置为基于写入时钟信号In_Clk和第8个写入控制信号In_Ctr_8产生第1个写入控制信号In_Ctr_1，第二写入控制子电路102被配置为基于写入时钟信号In_Clk和第1个写入控制信号In_Ctr_1产生第2个写入控制信号In_Ctr_2，第三写入控制子电路103被配置为基于写入时钟信号In_Clk和第2个写入控制信号In_Ctr_2产生第3个写入控制信号In_Ctr_3，第四写入控制子电路104被配置为基于写入时钟信号In_Clk和第3个写入控制信号In_Ctr_3产生第4个写入控制信号In_Ctr_4，第五写入控制子电路105被配置为基于写入时钟信号In_Clk和第4个写入控制信号In_Ctr_4产生第5个写入控制信号In_Ctr_5，第六写入控制子电路106被配置为基于写入时钟信号In_Clk和第5个写入控制信号In_Ctr_5产生第6个写入控制信号In_Ctr_6，第七写入控制子电路107被配置为基于写入时钟信号In_Clk和第6个写入控制信号In_Ctr_6产生第7个写入控制信号In_Ctr_7，第八写入控制子电路108被配置为基于写入时钟信号In_Clk和第7个写入控制信号In_Ctr_7产生第8个写入控制信号In_Ctr_8。

如图3所示，第一写入控制子电路101的输出端OUT输出第1个写入控制信号In_Ctr_1，第二写入控制子电路102的输出端OUT输出第2个写入控制信号In_Ctr_2，第三写入控制子电路103的输出端OUT输出第3个写入控制信号In_Ctr_3，第四写入控制子电路104的输出端OUT输出第4个写入控制信号In_Ctr_4，第五写入控制子电路105的输出端OUT输出第5个写入控制信号In_Ctr_5，第六写入控制子电路106的输出端OUT输出第6个写入控制信号In_Ctr_6，第七写入控制子电路107的输出端OUT输出第7个写入控制信号In_Ctr_7，第八写入控制子电路108的输出端OUT输出第8个写入控制信号In_Ctr_8。

需要说明的是，虽然在图3中示出了写入控制电路包括8个(即，N＝8)写入控制子电路的情形，但是本公开的实施例显然不限于此，写入控制电路所包括的写入控制子电路的数量可以根据需要锁存的地址数据包括的数据位的个数进行设置，例如，写入控制电路包括的写入控制子电路的数量可以与地址数据包括的数据位的数量相同。例如，需要锁存的地址数据包括6个数据位，则写入控制电路可以包括6个写入控制子电路以产生6个写入控制信号来控制地址数据的6个数据位的锁存，或者，需要锁存的地址数据包括10个数据位，则写入控制电路可以包括10个写入控制子电路以产生10个写入控制信号来控制地址数据的10个数据位的锁存。此外，可以理解的是，需要锁存的地址数据包括6个数据位时，写入控制电路也可以包括8个写入控制子电路以产生8个写入控制信号，此时，可以从8个写入控制信号中选择6个写入控制信号来控制地址数据的6个数据位的锁存，而8个写入控制信号中的其余2个写入控制信号可以不用于控制地址数据的锁存。

例如，在本公开的实施例提供的地址锁存器中，写入锁存电路包括N个写入锁存子电路，N个写入锁存子电路一一对应连接到N个写入控制子电路，N个写入锁存子电路中的每个写入锁存子电路被配置为分别响应于N个写入控制信号中的每个写入控制信号，依次开启以分别对地址数据的每个数据位进行锁存。每个写入锁存子电路包括控制端、输入端和输出端。N个写入锁存子电路的控制端一一对应连接到N个写入控制电路的输出端，以使每个写入锁存子电路接收对应的写入控制电路产生的写入控制信号。每个写入锁存子电路的输入端连接到地址数据线以接收地址数据。N个写入锁存子电路的输出端连接到中间锁存电路400。

图4为图2A和图2B所示的地址锁存器中的写入锁存电路的示意图。图4中示出了写入锁存电路200包括8个(即，N＝8)写入锁存子电路的情形。

如图4所示，写入锁存电路200包括第一写入锁存子电路201、第二写入锁存子电路202、第三写入锁存子电路203、第四写入锁存子电路204、第五写入锁存子电路205、第六写入锁存子电路206、第七写入锁存子电路207和第八写入锁存子电路208。

如图4所示，写入锁存电路200中的每一个写入锁存子电路包括控制端C、输入端IN和输出端OUT。

如图4所示，第一写入锁存子电路201的控制端C连接到第一写入控制子电路101的输出端OUT以接收第1个写入控制信号In_Ctr_1，第二写入锁存子电路202的控制端C连接到第二写入控制子电路102的输出端OUT以接收第2个写入控制信号In_Ctr_2，第三写入锁存子电路203的控制端C连接到第三写入控制子电路103的输出端OUT以接收第3个写入控制信号In_Ctr_3，第四写入锁存子电路204的控制端C连接到第四写入控制子电路104的输出端OUT以接收第4个写入控制信号In_Ctr_4，第五写入锁存子电路205的控制端C连接到第五写入控制子电路105的输出端OUT以接收第5个写入控制信号In_Ctr_5，第六写入锁存子电路206的控制端C连接到第六写入控制子电路106的输出端OUT以接收第6个写入控制信号In_Ctr_6，第七写入锁存子电路207的控制端C连接到第七写入控制子电路107的输出端OUT以接收第7个写入控制信号In_Ctr_7，第八写入锁存子电路208的控制端C连接到第八写入控制子电路108的输出端OUT以接收第8个写入控制信号In_Ctr_8。

如图4所示，第一写入锁存子电路201、第二写入锁存子电路202、第三写入锁存子电路203、第四写入锁存子电路204、第五写入锁存子电路205、第六写入锁存子电路206、第七写入锁存子电路207和第八写入锁存子电路208的输入端IN均连接到地址数据线以接收地址数据Add_Da。

例如，在本公开的实施例提供的地址锁存器中，N个写入控制电路产生的N个写入控制信号与N个写入锁存子电路一一对应，由此，在任意时刻，写入锁存电路中的N个写入锁存子电路中仅有一个写入锁存子电路响应于对应的写入控制信号而开启。

如图4所示，第一写入锁存子电路201被配置为响应于第1个写入控制信号In_Ctr_1而开启以对地址数据的第1数据位Add_Da_1进行锁存；第二写入锁存子电路202被配置为响应于第2个写入控制信号In_Ctr_2而开启以对地址数据的第2数据位Add_Da_2进行锁存；第三写入锁存子电路203被配置为响应于第3个写入控制信号In_Ctr_3而开启以对地址数据的第3数据位Add_Da_3进行锁存；第四写入锁存子电路204被配置为响应于第4个写入控制信号In_Ctr_4而开启以对地址数据的第4数据位Add_Da_4进行锁存；第五写入锁存子电路205被配置为响应于第5个写入控制信号In_Ctr_5而开启以对地址数据的第5数据位Add_Da_5进行锁存；第六写入锁存子电路206被配置为响应于第6个写入控制信号In_Ctr_6而开启以对地址数据的第6数据位Add_Da_6进行锁存；第七写入锁存子电路207被配置为响应于第7个写入控制信号In_Ctr_7而开启以对地址数据的第7数据位Add_Da_7进行锁存；第八写入锁存子电路208被配置为响应于第8个写入控制信号In_Ctr_8而开启以对地址数据的第8数据位Add_Da_8进行锁存。

需要说明的是，虽然在图4中示出了写入锁存电路包括8个(即，N＝8)写入锁存子电路的情形，但是本公开的实施例显然不限于此，写入锁存电路所包括的写入锁存子电路的数量可以根据需要锁存的地址数据包括的数据位的个数进行设置，例如，写入锁存子电路的数量可以与地址数据包括的数据位的数量相同。例如，需要锁存的地址数据包括6个数据位，则写入锁存电路可以包括6个写入锁存子电路以对地址数据的6个数据位进行锁存，或者，需要锁存的地址数据包括10个数据位，则写入锁存电路可以包括10个写入锁存子电路以对地址数据的10个数据位进行锁存。

例如，在本公开的实施例提供的地址锁存器中，锁存控制电路包括初级锁存控制电路和次级锁存控制电路。初级锁存控制电路被配置为响应于锁存使能信号、第一控制信号和第二控制信号产生L个初级锁存控制信号；次级锁存控制电路被配置为响应于第一控制信号、第二控制信号和L个初级锁存控制信号产生L个次级锁存控制信号，L个次级锁存控制信号中的M个次级锁存控制信号作为M个锁存控制信号，L为大于等于M的正整数。

图5为图2A和图2B所示的地址锁存器中的锁存控制电路的框图。

如图5所示，锁存控制电路300包括初级锁存控制电路310和次级锁存控制电路320。

如图5所示，初级锁存控制电路310被配置为基于锁存使能信号La_En、第一控制信号Ctr_1和第二控制信号Ctr_2产生L个初级锁存控制信号Pm_La_Ctr_1-L。如图5所示，次级锁存控制电路320被配置为基于第一控制信号Ctr_1、第二控制信号Ctr_2和L个初级锁存控制信号Pm_La_Ctr_1-L产生L个次级锁存控制信号Se_La_Ctr_1-L，L个次级锁存控制信号Se_La_Ctr_1-L中的M个次级锁存控制信号可以作为M个锁存控制信号La_Ctr_1-M，L为大于等于M的正整数。

例如，在本公开的实施例提供的地址锁存器中的锁存控制电路中，初级锁存控制电路包括L个初级锁存控制子电路，L个初级锁存控制子电路级联，每个初级锁存控制子电路包括控制端、输入端和输出端。

L个初级锁存控制子电路中的第2l-1个初级锁存子电路的控制端连接到第一控制信号线以接收第一控制信号，L个初级锁存控制子电路中的第2l个初级锁存子电路的控制端连接到第二控制信号线以接收第二控制信号，其中，1≤l≤L/2，l是正整数，也就是说，任意两个相邻的初级锁存控制子电路的控制端分别与第一控制信号线和第二控制信号线连接。例如，若偶数级初级锁存控制子电路的控制端连接第一控制信号线，则奇数级初级锁存控制子电路的控制端连接第二控制信号线；相反地，若偶数级初级锁存控制子电路的控制端连接第二控制信号线，则奇数级初级锁存控制子电路的控制端连接第一控制信号线。

L个初级锁存控制子电路中的第1个初级锁存子电路的输入端连接到使能信号线以接收锁存使能信号，L个初级锁存控制子电路中的第p个初级锁存子电路的输出端连接到第(p+1)个初级锁存子电路的输入端，其中，1≤p≤L-1，p是正整数，也就是说，除第1个初级锁存控制子电路外，其余各个初级锁存控制子电路的输入端连接到上一个初级锁存控制子电路的输出端。L个初级锁存控制子电路中的每个初级锁存控制子电路的输出端分别输出L个初级锁存控制信号中的每个初级锁存控制信号。

例如，在本公开的实施例提供的地址锁存器中的锁存控制电路中，次级锁存控制电路包括L个次级锁存控制子电路，每个次级锁存控制子电路包括控制端、输入端和输出端。

L个次级锁存控制子电路中的第2l-1个次级锁存子电路的输入端连接到第二控制信号线以接收第二控制信号，L个次级锁存控制子电路中的第2l个次级锁存子电路的输入端连接到第一控制信号线以接收第一控制信号，L个次级锁存控制子电路的控制端一一对应连接到L个初级锁存控制子电路的输出端，L个次级锁存控制子电路中的每个次级锁存控制子电路的输出端分别输出L个次级锁存控制信号中的每个次级锁存控制信号。

需要说明的是，L个初级锁存控制子电路与L个次级锁存控制子电路一一对应，且彼此对应的初级锁存控制子电路的控制端和次级锁存控制子电路的控制端分别连接到第一控制信号线和第二控制信号线。

图6为图5所示的锁存控制电路中的初级锁存控制电路和次级锁存控制电路的示意图。图6中示出了初级锁存控制电路310包括4个(即，L＝4)初级锁存控制子电路且次级锁存控制电路320包括4个(即，L＝4)次级锁存控制子电路的情形。此时，初级锁存控制电路310被配置为产生4个初级锁存控制信号，4个初级锁存控制信号分别为第1个初级锁存控制信号Pm_La_Ctr_1、第2个初级锁存控制信号Pm_La_Ctr_2、第3个初级锁存控制信号Pm_La_Ctr_3和第4个初级锁存控制信号Pm_La_Ctr_4；次级锁存控制电路320被配置为产生4个次级锁存控制信号，4个次级锁存控制信号分别为第1个次级锁存控制信号Se_La_Ctr_1、第2个次级锁存控制信号Se_La_Ctr_2、第3个次级锁存控制信号Se_La_Ctr_3和第4个次级锁存控制信号Se_La_Ctr_4。

如图6所示，初级锁存控制电路310包括第一初级锁存控制子电路311、第二初级锁存控制子电路312、第三初级锁存控制子电路313和第四初级锁存控制子电路314。

如图6所示，初级锁存控制电路310中的每个初级锁存控制子电路包括控制端C、输入端IN和输出端OUT。

如图6所示，第一初级锁存控制子电路311的输入端IN连接到使能信号线以接收锁存使能信号La_En。

例如，如图6所示，第一初级锁存控制子电路311和第三初级锁存控制子电路313的控制端C连接到第一控制信号线以接收第一控制信号Ctr_1。第二初级锁存控制子电路312和第四初级锁存控制子电路314的控制端C连接到第二控制信号线以接收第二控制信号Ctr_2。

例如，如图6所示，第一初级锁存控制子电路311的输出端OUT连接到第二初级锁存控制电路312的输入端IN，第二初级锁存控制子电路312的输出端OUT连接到第三初级锁存控制电路313的输入端IN，第三初级锁存控制子电路313的输出端OUT连接到第四初级锁存控制电路314的输入端IN。

如图6所示，第一初级锁存控制子电路311的输出端OUT输出第1个初级锁存控制信号Pm_La_Ctr_1，第二初级锁存控制子电路312的输出端OUT输出第2个初级锁存控制信号Pm_La_Ctr_2，第三初级锁存控制子电路313的输出端OUT输出第3个初级锁存控制信号Pm_La_Ctr_3，第四初级锁存控制子电路314的输出端OUT输出第4个初级锁存控制信号Pm_La_Ctr_4。

如图6所示，次级锁存控制电路320包括第一次级锁存控制子电路321、第二次级锁存控制子电路321、第三次级锁存控制子电路323和第四次级锁存控制子电路324。例如，第一次级锁存控制子电路321与第一初级锁存控制子电路311对应，第二次级锁存控制子电路321与第二初级锁存控制子电路311对应，第三次级锁存控制子电路321与第三初级锁存控制子电路311对应，第四次级锁存控制子电路321与第四初级锁存控制子电路311对应。

如图6所示，次级锁存控制电路320中的每个次级锁存子电路包括控制端C、输入端IN和输出端OUT。

如图6所示，第一次级锁存控制子电路321和第三次级锁存控制子电路323的控制端C连接到第二控制信号线以接收第二控制信号Ctr_2。第二次级锁存控制子电路322和第四次级锁存控制子电路324的控制端C连接到第一控制信号线以接收第一控制信号Ctr_1。

如图6所示，第一次级锁存控制子电路321的输入端IN连接到第一初级锁存控制子电路311的输出端OUT以接收第1个初级锁存控制信号Pm_La_Ctr_1，第二次级锁存控制子电路322的输入端IN连接到第二初级锁存控制子电路312的输出端OUT以接收第2个初级锁存控制信号Pm_La_Ctr_2，第三次级锁存控制子电路323的输入端IN连接到第三初级锁存控制子电路313的输出端OUT以接收第3个初级锁存控制信号Pm_La_Ctr_3，第四次级锁存控制子电路324的输入端IN连接到第四初级锁存控制子电路311的输出端OUT以接收第4个初级锁存控制信号Pm_La_Ctr_4。

如图6所示，第一次级锁存控制子电路321的输出端OUT输出第1个次级锁存控制信号Se_La_Ctr_1，第二次级锁存控制子电路322的输出端OUT输出第2个次级锁存控制信号Se_La_Ctr_2，第三次级锁存控制子电路323的输出端OUT输出第3个次级锁存控制信号Se_La_Ctr_3，第四次级锁存控制子电路324的输出端OUT输出第4个次级锁存控制信号Se_La_Ctr_4。

例如，在图6所示的实施例中，在时序上，第1个次级锁存控制信号Se_La_Ctr_1、第2个次级锁存控制信号Se_La_Ctr_2、第3个次级锁存控制信号Se_La_Ctr_3和第4个次级锁存控制信号Se_La_Ctr_4依次输出，也就是说，在第1时间，第1个次级锁存控制信号Se_La_Ctr_1被输出，在第1时间之后的第2时间，第2个次级锁存控制信号Se_La_Ctr_2被输出，以此类推，在第2时间之后的第3时间，第3个次级锁存控制信号Se_La_Ctr_3被输出，在第3时间之后的第4时间，第4个次级锁存控制信号Se_La_Ctr_4被输出。

对于图6所示的实施例，在一些情况下，锁存控制电路需要依次产生3个(即，M＝3)锁存控制信号，3个锁存控制信号可以分别为第1个锁存控制信号La_Ctr1、第2个锁存控制信号La_Ctr2和第3个锁存控制信号La_Ctr3。此时，可以从第1个次级锁存控制信号Se_La_Ctr_1、第2个次级锁存控制信号Se_La_Ctr_2、第3个次级锁存控制信号Se_La_Ctr_3和第4个次级锁存控制信号Se_La_Ctr_4中选择3个次级锁存控制信号作为3个锁存控制信号。

例如，在一些示例中，第1个次级锁存控制信号Se_La_Ctr_1可以作为第1个锁存控制信号La_Ctr1，第3个次级锁存控制信号Se_La_Ctr_3可以作为第2个锁存控制信号La_Ctr2，第4个次级锁存控制信号Se_La_Ctr_4可以作为第3个锁存控制信号La_Ctr3。此时，第2个次级锁存控制信号Se_La_Ctr_2可以不用于控制中间锁存电路。但是本公开的实施例不限于此，例如，在另一些示例中，第2个次级锁存控制信号Se_La_Ctr_2可以作为第1个锁存控制信号La_Ctr1，次级锁存控制信号Se_La_Ctr_3可以作为第2个锁存控制信号La_Ctr2，次级锁存控制信号Se_La_Ctr_4可以作为第3个锁存控制信号La_Ctr3。此时，第1个次级锁存控制信号Se_La_Ctr_1可以不用于控制中间锁存电路。

对于图6所示的实施例，在另一些情况下，锁存控制电路需要依次产生4个(即，M＝4)锁存控制信号，4个锁存控制信号可以分别为第1个锁存控制信号La_Ctr1、第2个锁存控制信号La_Ctr2、第3个锁存控制信号La_Ctr3和第4个锁存控制信号La_Ctr4。此时，第1个次级锁存控制信号Se_La_Ctr_1、第2个次级锁存控制信号Se_La_Ctr_2、第3个次级锁存控制信号Se_La_Ctr_3和第4个次级锁存控制信号Se_La_Ctr_4分别作为4个锁存控制信号。

例如，第1个次级锁存控制信号Se_La_Ctr_1可以作为第1个锁存控制信号La_Ctr1，第2个次级锁存控制信号Se_La_Ctr_2可以作为第2个锁存控制信号La_Ctr2，第3个次级锁存控制信号Se_La_Ctr_3可以作为第3个锁存控制信号La_Ctr3，第4个次级锁存控制信号Se_La_Ctr_4可以作为第4个锁存控制信号La_Ctr4。

需要说明的是，虽然在图4中示出了初级锁存控制电路包括4个(即，L＝4)初级锁存控制子电路且次级锁存控制电路包括4个(即，L＝4)次级锁存控制子电路的情形，但是本公开的实施例显然不限于此，初级锁存控制电路所包括的初级锁存控制子电路以及次级锁存控制电路包括的次级锁存控制子电路的数量可以根据地址数据中的数据位组数量来设置。例如，地址数据的N个数据位被分成2数据位组进行锁存时，则初级锁存控制电路可以包括3个或4个初级锁存控制子电路且次级锁存控制电路可以包括3个或4个次级锁存控制子电路以产生3个锁存控制信号，3个锁存控制信号中的2个锁存控制信号可以控制中间锁存电路分时对2数据位组依次进行锁存。又例如，地址数据的N个数据位被分成4数据位组进行锁存时，则初级锁存控制电路可以包括5个或6个初级锁存控制子电路且次级锁存控制电路可以包括5个或6个次级锁存控制子电路以产生5个锁存控制信号，5个锁存控制信号中的4个锁存控制信号可以控制中间锁存电路分时对4数据位组依次进行锁存。

例如，在本公开的实施例提供的地址锁存器中，中间锁存电路包括N个中间锁存子电路，N个中间锁存子电路分为M-1个中间锁存子电路组，M-1个中间锁存子电路组分别响应于第1至M-1个锁存控制信号，分别在第1至M-1时间对地址数据的M-1个数据位组进行锁存。

例如，N个中间锁存子电路一一对应连接到N个写入锁存子电路。

例如，每个中间锁存子电路组包括至少一个中间锁存子电路。在每个中间锁存子电路组包括多个中间锁存子电路的情况下，多个中间锁存子电路可以彼此相邻或彼此不相邻。

例如，每个中间锁存子电路包括控制端、输入端和输出端，N个中间锁存子电路的输入端一一对应连接到N个写入锁存子电路的输出端，从而每个中间锁存子电路的输入端可以接收对应的写入锁存子电路锁存的地址数据中的对应数据位，M-1个中间锁存子电路组中的每个中间锁存子电路组的控制端被配置为分别接收第1至M-1个锁存控制信号中的每个锁存控制信号。N个中间锁存子电路的输出端与所述输出锁存电路连接。

图7A和图7B为图2A和图2B所示的地址锁存器中的中间锁存电路的示意图。图7A和图7B中示出了中间锁存电路400包括8个(即，N＝8)中间锁存子电路的情形。

如图7A和图7B所示，中间锁存电路400包括第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403、第四中间锁存子电路404、第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408。

如图7A和图7B所示，中间锁存电路400中的每个中间锁存子电路可以包括控制端C、输入端IN和输出端OUT。

如图7A和图7B所示，第一中间锁存子电路401的输入端IN连接到第一写入锁存子电路201的输出端OUT以接收第一写入锁存子电路201锁存的地址数据的第1个数据位Add_Da_1；第二中间锁存子电路402的输入端IN连接到第二写入锁存子电路202的输出端OUT以接收第二写入锁存子电路202锁存的地址数据的第2个数据位Add_Da_2；第三中间锁存子电路403的输入端IN连接到第三写入锁存子电路201的输出端OUT以接收第三写入锁存子电路203锁存的地址数据的第3个数据位Add_Da_3；第四中间锁存子电路401的输入端IN连接到第四写入锁存子电路204的输出端OUT以接收第四写入锁存子电路204锁存的地址数据的第4个数据位Add_Da_4；第五中间锁存子电路405的输入端IN连接到第五写入锁存子电路205的输出端OUT以接收第五写入锁存子电路205锁存的地址数据的第5个数据位Add_Da_5；第六中间锁存子电路406的输入端IN连接到第六写入锁存子电路206的输出端OUT以接收第六写入锁存子电路206锁存的地址数据的第6个数据位Add_Da_6；第七中间锁存子电路407的输入端IN连接到第七写入锁存子电路207的输出端OUT以接收第七写入锁存子电路207锁存的地址数据的第7个数据位Add_Da_7；第八中间锁存子电路408的输入端IN连接到第八写入锁存子电路208的输出端OUT以接收第八写入锁存子电路208锁存的地址数据的第8个数据位Add_Da_8。

例如，在一些实施例中，如图7A所示，第一中间锁存子电路401至第八中间锁存子电路408可以分为2组，即，第一中间锁存子电路组和第二中间锁存子电路组，第一中间锁存子电路组包括第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403和第四中间锁存子电路404，第二中间锁存子电路组包括第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408。

如图7A所示，第一中间锁存子电路组中的每个中间锁存子电路的控制端C被配置为接收锁存控制电路300产生的第1个锁存控制信号La_Ctr_1，第二中间锁存子电路组中的各个中间锁存子电路的控制端C被配置为接收锁存控制电路300产生的第2个锁存控制信号La_Ctr_2。

需要注意的是，如前面参考图6所描述的，图7A中的第1个锁存控制信号La_Ctr_1可以是图6中的第1个次级锁存控制信号Se_La_Ctr_1或第2个次级锁存控制信号Se_La_Ctr_2，图7A中的第2个锁存控制信号La_Ctr_2可以是图6中的第3个次级锁存控制信号Se_La_Ctr_3。此时，图7A中的第一中间锁存子电路组中的每个中间锁存子电路的控制端C可以连接到图6中的第一次级锁存控制子电路321的输出端OUT或第二次级锁存控制子电路322的输出端OUT，图7A中的第二中间锁存子电路组中的每个中间锁存子电路的控制端C可以连接到图6中的第三次级锁存控制子电路323的输出端OUT。

如图7A所示，第一中间锁存子电路组中的每个中间锁存子电路被配置为响应于第1个锁存控制信号La_Ctr_1，在第1时间对地址数据的第一数据位组进行锁存，第一数据位组包括第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4；第二中间锁存子电路组中的每个中间锁存子电路被配置为响应于第2个锁存控制信号La_Ctr_2，在第2时间对地址数据的第二数据位组进行锁存，第二数据位组包括第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8。

例如，在另一些实施例中，如图7B所示，第一中间锁存子电路401至第八中间锁存子电路408可以分为3组，即，第一中间锁存子电路组、第二中间锁存子电路组和第三中间锁存子电路组，第一中间锁存子电路组包括第一中间锁存子电路401、第二中间锁存子电路402和第三中间锁存子电路403，第二中间锁存子电路组包括第四中间锁存子电路404、第五中间锁存子电路405和第六中间锁存子电路406，第三中间锁存子电路组包括第七中间锁存子电路407和第八中间锁存子电路408。

如图7B所示，第1中间锁存子电路组中的每个中间锁存子电路的控制端C被配置为接收锁存控制电路300产生的第1个锁存控制信号La_Ctr_1，第二中间锁存子电路组中的每个中间锁存子电路的控制端C被配置为接收锁存控制电路300产生的第2个锁存控制信号La_Ctr_2，第三中间锁存子电路组中的每个中间锁存子电路的控制端C被配置为接收锁存控制电路300产生的第3个锁存控制信号La_Ctr_3。

需要注意的是，如前面参考图6所述的，图7B中的第1个锁存控制信号La_Ctr_1可以是图6中的第1个次级锁存控制信号Se_La_Ctr_1，图7B中的第2个锁存控制信号La_Ctr_2可以是图6中的第2个次级锁存控制信号Se_La_Ctr_2，图7B中的第3个锁存控制信号La_Ctr_3可以是图6中的第3个次级锁存控制信号Se_La_Ctr_3。此时，图7B中的第一中间锁存子电路组中每个中间锁存子电路的控制端C可以连接到图6中的第一次级锁存控制子电路321的输出端OUT，图7B中的第二组中间锁存子电路中每个中间锁存子电路的控制端C可以连接到图6中的第二次级锁存控制子电路322的输出端OUT，图7B中的第三中间锁存子电路组中每个中间锁存子电路的控制端C可以连接到图6中的第三次级锁存控制子电路323的输出端OUT。

如图7B所示，第一中间锁存子电路组中的每个中间锁存子电路被配置为响应于第1个锁存控制信号La_Ctr_1，在第1时间对地址数据中的第一数据位组进行锁存，第一数据位组包括第1数据位Add_Da_1、第2数据位Add_Da_2和第3数据位Add_Da_3；第二中间锁存子电路组中的每个中间锁存子电路被配置为响应于第2个锁存控制信号La_Ctr_2，在第2时间对地址数据中的第二数据位组进行锁存，第二数据位组包括第4数据位Add_Da_4、第5数据位Add_Da_5和第6数据位Add_Da_6；第三中间锁存子电路组中的每个中间锁存子电路被配置为响应于第3个锁存控制信号La_Ctr_3，在第3时间对地址数据中的第三数据位组进行锁存，第三数据位组包括第7数据位Add_Da_7和第8数据位Add_Da_8。

需要说明的是，虽然在图7A和图7B中示出了中间锁存电路包括8个(即，N＝8)中间锁存子电路的情形，但是本公开的实施例显然不限于此，中间锁存电路所包括的中间锁存子电路的数量可以根据需要锁存的地址数据包括的数据位的个数进行设置。例如，需要锁存的地址数据包括6个数据位，则中间锁存电路可以包括6个中间锁存子电路以对地址数据的6个数据位进行锁存，或者，需要锁存的地址数据包括10个数据位，则中间锁存电路可以包括10个中间锁存子电路以对地址数据的10个数据位进行锁存。

需要说明的是，虽然在图7A和图7B中示出了每个中间锁存子电路组中的每个中间锁存子电路是彼此相邻的情形，但是本公开的实施例显然不限于此，每组中间锁存子电路中的每个中间锁存子电路也可以彼此不相邻。在本公开的实施例中，“彼此相邻”表示一个中间锁存子电路组中的两个中间锁存子电路之间没有间隔另一个中间锁存子电路组中的中间锁存子电路；“彼此不相邻”表示一个中间锁存子电路组中的两个中间锁存子电路之间间隔有另一个中间锁存子电路组中的一个或多个中间锁存子电路。如果两个中间锁存子电路是彼此相邻的，这意味着这两个中间锁存子电路锁存的地址数据的数据位也是彼此相邻的。

例如，图7A的第一中间锁存子电路组可以包括第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403和第五中间锁存子电路405，第二中间锁存子电路组可以包括第四中间锁存子电路404、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408。又例如，图7B中的第一中间锁存子电路组可以包括第一中间锁存子电路401、第二中间锁存子电路402和第四中间锁存子电路404，第二中间锁存子电路组包括第三中间锁存子电路403、第五中间锁存子电路405和第六中间锁存子电路406，第三组中间锁存子电路包括第七中间锁存子电路407和第八中间锁存子电路408。

需要说明的是，虽然在图7A和图7B中示出了中间锁存电路中的中间锁存子电路的两种分组情形，但是本公开的实施例显然不限于此，中间锁存电路中的中间锁存子电路还可以有其他分组情形，各组中间锁存子电路可以包括其他数量的中间锁存子电路。例如，图7A的第一组中间锁存子电路可以包括第一中间锁存子电路401、第二中间锁存子电路402和第三中间锁存子电路403，第二中间锁存子电路组可以包括第四中间锁存子电路404、第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408。又例如，图7B中的第一中间锁存子电路组可以包括第一中间锁存子电路401和第二中间锁存子电路402，第二中间锁存子电路组包括第二中间锁存子电路402和第三中间锁存子电路403，第三中间锁存子电路组包括第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408。

例如，在本公开的实施例提供的地址锁存器中，输出锁存电路包括N个输出锁存子电路，N个输出锁存子电路一一对应连接到N个中间锁存子电路。N个输出锁存子电路被配置为响应于第M个锁存控制信号，在第M时间将中间锁存子电路锁存的地址数据从地址锁存器输出。

例如，每个输出锁存子电路包括控制端、输入端和输出端。N个输出锁存子电路的输入端一一对应连接到N个中间锁存子电路的输出端，从而每个输出锁存子电路的输入端可以接收对应的中间锁存子电路锁存的地址数据的对应数据位。N个输出锁存子电路的控制端被配置为接收锁存控制电路产生的第M个锁存控制信号。在地址锁存器包括地址译码电路时，N个输出锁存子电路的输出端可以连接到地址译码电路。

图8A和图8B为图2A和图2B所示的地址锁存器中的输出锁存电路的示意图。图8A和图8B中示出了输出锁存电路500包括8个(即，N＝8)输出锁存子电路的情形。

如图8A和图8B所示，输出锁存电路500包括第一输出锁存子电路501、第二输出锁存子电路502、第三输出锁存子电路503、第四输出锁存子电路504、第五输出锁存子电路505、第六输出锁存子电路506、第七输出锁存子电路507和第八输出锁存子电路508。

如图8A和图8B所示，输出锁存电路500中的每个输出锁存子电路包括控制端C、输入端IN和输出端OUT。

如图8A和图8B所示，第一输出锁存子电路501的输入端IN连接到第一中间锁存子电路401输出端OUT，以接收第一中间锁存子电路401锁存的地址数据的第1数据位Add_Da_1；第二输出锁存子电路502的输入端IN连接到第二中间锁存子电路402输出端OUT，以接收第二中间锁存子电路402锁存的地址数据的第2数据位Add_Da_2；第三输出锁存子电路503的输入端IN连接到第三中间锁存子电路403输出端OUT，以接收第三中间锁存子电路403锁存的地址数据的第3数据位Add_Da_3；第四输出锁存子电路504的输入端IN连接到第四中间锁存子电路404输出端OUT，以接收第四中间锁存子电路404锁存的地址数据的第4数据位Add_Da_4；第五输出锁存子电路505的输入端IN连接到第五中间锁存子电路405输出端OUT，以接收第五中间锁存子电路405锁存的地址数据的第5数据位Add_Da_5；第六输出锁存子电路506的输入端IN连接到第六中间锁存子电路406输出端OUT，以接收第六中间锁存子电路406锁存的地址数据的第6数据位Add_Da_6；第七输出锁存子电路507的输入端IN连接到第七中间锁存子电路407输出端OUT，以接收第七中间锁存子电路407锁存的地址数据的第7数据位Add_Da_7；第八输出锁存子电路508的输入端IN连接到第八中间锁存子电路408输出端OUT，以接收第八中间锁存子电路408锁存的地址数据的第8数据位Add_Da_8。

如图8A所示，第一输出锁存子电路501至第八输出锁存子电路508的控制端被配置为接收锁存控制电路300产生的第3个锁存控制信号La_Ctr_3。图8A所示的实施例中的中间锁存电路为图7A所示的中间锁存电路。

需要注意的是，如前面参考图6所述的，图8A中的第3个锁存控制信号La_Ctr_3可以是图6中的第4个次级锁存控制信号Se_La_Ctr_4。此时，图8A中的第一输出锁存子电路501至第八输出锁存子电路508的控制端可以连接到图6中的第四次级锁存控制子电路324的输出端OUT。

如图8A所示，第一输出锁存子电路501被配置为响应于第3个锁存控制信号La_Ctr_3，将第一中间锁存子电路401锁存的地址数据的第1数据位Add_Da_1从地址锁存器输出；第二输出锁存子电路502被配置为响应于第3个锁存控制信号La_Ctr_3，将第二中间锁存子电路402锁存的地址数据的第2数据位Add_Da_2从地址锁存器输出；第三输出锁存子电路503被配置为响应于第3锁存控制信号La_Ctr_3，将第三中间锁存子电路403锁存的地址数据的第3数据位Add_Da_3从地址锁存器输出；第四输出锁存子电路504被配置为响应于第3个锁存控制信号La_Ctr_3，将第四中间锁存子电路404锁存的地址数据的第4数据位Add_Da_4从地址锁存器输出；第五输出锁存子电路505被配置为响应于第3个锁存控制信号La_Ctr_3，将第五中间锁存子电路405锁存的地址数据的第5数据位Add_Da_5从地址锁存器输出；第六输出锁存子电路506被配置为响应于第3个锁存控制信号La_Ctr_3，将第六中间锁存子电路406锁存的地址数据的第6数据位Add_Da_6从地址锁存器输出；第七输出锁存子电路507被配置为响应于第3个锁存控制信号La_Ctr_3，将第七中间锁存子电路407锁存的地址数据的第7数据位Add_Da_7从地址锁存器输出；第八输出锁存子电路508被配置为响应于第3个锁存控制信号La_Ctr_3，将第八中间锁存子电路408锁存的地址数据的第8数据位Add_Da_8从地址锁存器输出。

如图8B所示，第一输出锁存子电路501至第八输出锁存子电路508的控制端被配置为接收锁存控制电路300产生的第4个锁存控制信号La_Ctr_4。此时，图8B所示的实施例中的中间锁存电路为图7B所示的中间锁存电路。

需要注意的是，如前面参考图6所述的，图8B中的第4个锁存控制信号La_Ctr_4可以是图6中的第4个次级锁存控制信号Se_La_Ctr_4。此时，图8B中的第一输出锁存子电路501至第八输出锁存子电路508的控制端可以连接到图6中的第四次级锁存控制子电路324的输出端OUT。

如图8B所示，第一输出锁存子电路501被配置为响应于第4个锁存控制信号La_Ctr_4，将第一中间锁存子电路401锁存的地址数据的第1数据位Add_Da_1从地址锁存器输出；第二输出锁存子电路502被配置为响应于第4个锁存控制信号La_Ctr_4，将第二中间锁存子电路402锁存的地址数据的第2数据位Add_Da_2从地址锁存器输出；第三输出锁存子电路503被配置为响应于第4个锁存控制信号La_Ctr_4，将第三中间锁存子电路403锁存的地址数据的第3数据位Add_Da_3从地址锁存器输出；第四输出锁存子电路504被配置为响应于第4个锁存控制信号La_Ctr_4，将第四中间锁存子电路404锁存的地址数据的第4数据位Add_Da_4从地址锁存器输出；第五输出锁存子电路505被配置为响应于第4个锁存控制信号La_Ctr_4，将第五中间锁存子电路405锁存的地址数据的第5数据位Add_Da_5从地址锁存器输出；第六输出锁存子电路506被配置为响应于第4个锁存控制信号La_Ctr_4，将第六中间锁存子电路406锁存的地址数据的第6数据位Add_Da_6从地址锁存器输出；第七输出锁存子电路507被配置为响应于第4个锁存控制信号La_Ctr_4，将第七中间锁存子电路407锁存的地址数据的第7数据位Add_Da_7从地址锁存器输出；第八输出锁存子电路508被配置为响应于第4个锁存控制信号La_Ctr_4，将第八中间锁存子电路408锁存的地址数据的第8数据位Add_Da_8从地址锁存器输出。

需要说明的是，虽然在图8A和图8B中示出了输出锁存电路包括8个(即，N＝8)输出锁存子电路的情形，但是本公开的实施例显然不限于此，输出锁存电路所包括的输出锁存子电路的数量可以根据需要锁存的地址数据包括的数据位的个数进行设置，例如，输出锁存电路包括的输出锁存子电路的数量可以与地址数据包括的数据位的个数相同。例如，需要锁存的地址数据包括6个数据位，则输出锁存电路可以包括6个输出锁存子电路以将地址数据的6个数据位从地址锁存器输出，或者，需要锁存的地址数据包括10个数据位，则输出锁存电路可以包括10个输出锁存子电路以将地址数据的10个数据位从地址锁存器输出。

例如，在本公开的实施例提供的地址锁存器中，写入控制电路中的每个写入控制子电路可以为D触发器，写入锁存电路中的每个写入锁存子电路可以为D锁存器，中间锁存电路中的每个中间锁存子电路可以为D锁存器，输出锁存电路中的每个输出锁存子电路可以为D锁存器。

图9A为本公开一实施例提供的一种地址锁存器的结构图，图9A中示出的地址锁存器包括图3所示的写入控制电路、图4所示的写入锁存电路、图7A所示的中间锁存电路和图8A所示的输出锁存电路。图9B为本公开一实施例提供的另一种地址锁存器的结构图，图9B示出的地址锁存器包括图3所示的写入控制电路、图4所示的写入锁存电路、图7B所示的中间锁存电路和图8B所示的输出锁存电路。

如图9A和图9B所示，写入控制电路100中的第一写入控制子电路101至第八写入控制子电路108中的每一个都可以用D触发器实现。此时，写入控制电路100可以实现为8个D触发器组成的环形计数器。

如图9A和图9B所示，写入锁存电路200中的第一写入锁存子电路201至第八写入锁存子电路208中的每一个都可以用D锁存器实现。

如图9A和图9B所示，中间锁存电路400中的第一中间锁存子电路401至第八中间锁存子电路408中的每一个都可以用D锁存器实现。

如图9A和图9B所示，输出锁存电路500中的第一输出锁存子电路501至第八输出锁存子电路508中的每一个都可以用D锁存器实现。

需要说明的是，虽然图9A和图9B中示出了写入控制电路100中的每个写入控制子电路用D触发器实现，写入锁存电路200中的每个写入锁存子电路、中间锁存电路400中的每个中间锁存子电路和输出锁存电路500中的每个输出锁存子电路用D锁存器实现，但是本公开的实施例显然不限于此，写入控制电路100中的每个写入控制子电路、写入锁存电路200中的每个写入锁存子电路、中间锁存电路400中的每个中间锁存子电路和输出锁存电路500中的每个输出锁存子电路也可以用SR锁存器、SR触发器、JK触发器、T触发器等实现，只要其可以实现相应的功能。

例如，在本公开的实施例提供的地址锁存器中的锁存控制电路中，初级锁存控制电路中的每个初级锁存子电路可以为D锁存器，次级锁存控制电路中的每个次级锁存控制子电路可以包括非门、传输门和晶体管，非门的第一端连接到传输门的第一控制端，非门的第一端为相应的次级锁存控制电路的控制端，非门的第二端连接到传输门的第二控制端和晶体管的栅极，传输门的输入端为相应的次级锁存控制子电路的输入端，传输门的输出端连接到晶体管的第一极，传输门的输出端为相应的次级锁存控制子电路的输出端，晶体管的第二极接地。

图10为图6中的初级锁存控制电路和次级锁存控制电路的结构图。

如图10所示，初级锁存控制电路310中的第一初级锁存控制子电路311至第四初级锁存控制子电路314中的每一个都可以用D锁存器实现。

如图10所示，次级锁存控制电路320中的第一次级锁存控制子电路321至第四次级锁存控制子电路324中的每一个都可以包括非门NG1、传输门TG1和晶体管T1，非门NG1具有第一端和第二端，传输门TG1具有输入端、输出端、第一控制端和第二控制端，晶体管T1具有栅极、第一极和第二极，非门NG1的第一端连接到传输门TG1的第一控制端，非门NG1的第一端为相应的次级锁存控制电路的控制端，非门NG1的第二端连接到传输门TG的第二控制端和晶体管T1的栅极，传输门TG1的输入端为相应的次级锁存控制子电路的输入端，传输门TG1的输出端连接到晶体管T1的第一极，传输门TG1的输出端为相应的次级锁存控制子电路的输出端，晶体管T1的第二极接地。

需要说明的是，虽然图10中示出了初级锁存控制电路310中的每个初级锁存控制子电路用D锁存器实现，但是本公开的实施例显然不限于此，初级锁存控制电路310中的每个初级锁存控制子电路也可以用SR锁存器、SR触发器、JK触发器、T触发器等实现，只要其可以实现相应的功能。

图11为本公开一实施例提供的地址锁存器的信号时序图。

下面参考图11对图9A、图9B和图10中所示的地址锁存器中的各个电路的工作原理进行说明。需要说明的是，图11中所示的各信号的电位的高低仅是示意性的，不代表真实电位值。

如图9A、图9B和图11所示，在写入控制电路100中，第一写入控制子电路101在写入时钟信号In_Clk的第1个上升沿到达时产生第1个写入控制信号In_Ctr_1，第二写入控制子电路102在写入时钟信号In_Clk的第2个上升沿到达时产生第2个写入控制信号In_Ctr_2,第三写入控制子电路103在写入时钟信号In_Clk的第3个上升沿到达时产生第3个写入控制信号In_Ctr_3，第四写入控制子电路104在写入时钟信号In_Clk的第4个上升沿到达时产生第4个写入控制信号In_Ctr_4，第五写入控制子电路105在写入时钟信号In_Clk的第5个上升沿到达时产生第5个写入控制信号In_Ctr_5，第六写入控制子电路106在写入时钟信号In_Clk的第6个上升沿到达时产生第6个写入控制信号In_Ctr_6，第七写入控制子电路107在写入时钟信号In_Clk的第7个上升沿到达时产生第7个写入控制信号In_Ctr_7，第八写入控制子电路108在写入时钟信号In_Clk的第8个上升沿到达时产生第8个写入控制信号In_Ctr_。

如图11所示，第1个写入控制信号In_Ctr_1在写入时钟信号In_Clk的第1个上升沿到达后的半个时钟周期内处于高电平，第2个写入控制信号In_Ctr_2在写入时钟信号In_Clk的第2个上升沿到达后的半个时钟周期内处于高电平，第3个写入控制信号In_Ctr_3在写入时钟信号In_Clk的第3个上升沿到达后的半个时钟周期内处于高电平，第4个写入控制信号In_Ctr_4在写入时钟信号In_Clk的第4个上升沿到达后的半个时钟周期内处于高电平，第5个写入控制信号In_Ctr_5在写入时钟信号In_Clk的第5个上升沿到达后的半个时钟周期内处于高电平，第6个写入控制信号In_Ctr_6在写入时钟信号In_Clk的第6个上升沿到达后的半个时钟周期内处于高电平，第7个写入控制信号In_Ctr_7在写入时钟信号In_Clk的第7个上升沿到达后的半个时钟周期内处于高电平，第8个写入控制信号In_Ctr_8在写入时钟信号In_Clk的第8个上升沿到达后的半个时钟周期内处于高电平。

如图9A、图9B和图11所示，在写入锁存电路200中，第一写入锁存子电路201响应于处于高电平的第1个写入控制信号In_Ctr_1对地址数据的第1数据位Add_Da_1进行锁存，第二写入锁存子电路202响应于处于高电平的第2个写入控制信号In_Ctr_2对地址数据的第2数据位Add_Da_2进行锁存，第三写入锁存子电路203响应于处于高电平的第3个写入控制信号In_Ctr_3对地址数据的第3数据位Add_Da_3进行锁存，第四写入锁存子电路204响应于处于高电平的第4个写入控制信号In_Ctr_4对地址数据的第4数据位Add_Da_4进行锁存，第五写入锁存子电路205响应于处于高电平的第5个写入控制信号In_Ctr_5对地址数据的第5数据位Add_Da_5进行锁存，第六写入锁存子电路206响应于处于高电平的第6个写入控制信号In_Ctr_6对地址数据的第6数据位Add_Da_6进行锁存，第七写入锁存子电路207响应于处于高电平的第7个写入控制信号In_Ctr_7对地址数据的第7数据位Add_Da_7进行锁存，并且第八写入锁存子电路208响应于处于高电平的第8个写入控制信号In_Ctr_8对地址数据的第8数据位Add_Da_8进行锁存。

如图10和图11所示，在初级锁存控制电路310中，第一初级锁存控制子电路311基于处于高电平的锁存使能信号La_En和处于高电平的第一控制信号Ctr_1产生第1个初级锁存控制信号Pm_La_Ctr_1，第二初级锁存控制子电路312基于处于高电平的第二控制信号Ctr_2和处于高电平的第1个初级锁存控制信号Pm_La_Ctr_1产生第2个初级锁存控制信号Pm_La_Ctr_2，第三初级锁存控制子电路313基于处于高电平的第一控制信号Ctr_1和处于高电平的第2个初级锁存控制信号Pm_La_Ctr_2产生第3个初级锁存控制信号Pm_La_Ctr_3，第四初级锁存控制子电路314基于处于高电平的第二控制信号Ctr_2和处于高电平的第3个初级锁存控制信号Pm_La_Ctr_3产生第4个初级锁存控制信号Pm_La_Ctr_4。

如图11所示，第一控制信号Ctr_1和第二控制信号Ctr_2交替处于高电平，例如，第一控制信号Ctr_1在写入时钟信号In_Clk的第2个上升沿和第6个上升沿到达后的1个时钟周期内处于高电平，第二控制信号Ctr_2在写入时钟信号In_Clk的第4个上升沿和第8个上升沿到达后的1个时钟周期内处于高电平。如图11所示，第1个初级锁存控制信号Pm_La_Ctr_1在写入时钟信号In_Clk的第2个上升沿到达后的4个时钟周期内处于高电平，第2个初级锁存控制信号Pm_La_Ctr_2在写入时钟信号In_Clk的第4个上升沿到达后的4个时钟周期内处于高电平，第3个初级锁存控制信号Pm_La_Ctr_3在写入时钟信号In_Clk的第6个上升沿到达后的4个时钟周期内处于高电平，第4个初级锁存控制信号Pm_La_Ctr_4在写入时钟信号In_Clk的第8个上升沿到达后的4个时钟周期内处于高电平。

如图10和图11所示，在次级锁存控制电路320中，第一次级锁存控制子电路321基于处于高电平的第二控制信号Ctr_2和处于高电平的第1个初级锁存控制信号Pm_La_Ctr_1产生第1个次级锁存控制信号Se_La_Ctr_1，第二次级锁存控制子电路322基于处于高电平的第一控制信号Ctr_1和处于高电平的第2个初级锁存控制信号Pm_La_Ctr_2产生第2个次级锁存控制信号Se_La_Ctr_2，第三次级锁存控制子电路323基于处于高电平的第二控制信号Ctr_2和处于高电平的第3个初级锁存控制信号Pm_La_Ctr_3产生第3个次级锁存控制信号Se_La_Ctr_3，第四次级锁存控制子电路324基于处于高电平的第一控制信号Ctr_1和处于高电平的第4个初级锁存控制信号Pm_La_Ctr_4产生第4个次级锁存控制信号Se_La_Ctr_4。

如图11所示，第1个次级锁存控制信号Se_La_Ctr_1在写入时钟信号In_Clk的第4个上升沿到达后的1个时钟周期内处于高电平，第2个次级锁存控制信号Se_La_Ctr_2在写入时钟信号In_Clk的第6个上升沿到达后的1个时钟周期内处于高电平，第3个次级锁存控制信号Se_La_Ctr_3在写入时钟信号In_Clk的第8个上升沿到达后的1个时钟周期内处于高电平，并且第4个次级锁存控制信号Se_La_Ctr_4在写入时钟信号In_Clk的第10个上升沿到达后的1个时钟周期内处于高电平。

如图9A、图9B、图10和图11所示，当第1个次级锁存控制信号Se_La_Ctr_1处于高电平时，写入锁存电路200已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4锁存完毕；当第2个次级锁存控制信号Se_La_Ctr_2处于高电平时，写入锁存电路200已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5和第6数据位Add_Da_6锁存完毕；当第3个次级锁存控制信号Se_La_Ctr_3处于高电平时，写入锁存电路200已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8锁存完毕。在写入锁存电路200将地址数据Add_Da的所有数据位锁存完毕之后，会重新开始对下一轮地址数据Add_Da的数据位进行锁存。

如图9A和图11所示，中间锁存电路400中的第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403和第四中间锁存子电路404响应于处于高电平的第1个锁存控制信号La_Ctr_1，在第1时间分别对写入锁存电路200锁存的地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4进行锁存；中间锁存电路400中的第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408响应于处于高电平的第2个锁存控制信号La_Ctr_2，在第2时间分别对写入锁存电路200锁存的地址数据的第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8进行锁存。这里，第1时间是指第1个锁存控制信号La_Ctr_1处于高电平的时间，第2时间是指第2个锁存控制信号La_Ctr_2处于高电平的时间。此外，根据前面参考图6和7A所作的描述可知，这里，第1个锁存控制信号La_Ctr_1可以是第1个次级锁存控制信号Se_La_Ctr_1或第2个次级锁存控制信号Se_La_Ctr_2，第2个锁存控制信号La_Ctr_2可以是第3个次级锁存控制信号Se_La_Ctr_3。

如图9A和图11所示，输出锁存电路500中的第一输出锁存子电路501至第八输出锁存子电路508响应于处于高电平的第3个锁存控制信号La_Ctr_3，在第3时间分别将中间锁存电路400锁存的地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8从地址锁存器输出。这里，第3时间是指第3个锁存控制信号La_Ctr_3处于高电平的时间。此外，根据前面参考图6和7A所作的描述可知，这里，第3个锁存控制信号La_Ctr_3可以是第4个次级锁存控制信号Se_La_Ctr_4。

如图9A和图11所示，当第1个锁存控制信号La_Ctr_1是第1个次级锁存控制信号Se_La_Ctr_1时，第1个锁存控制信号La_Ctr_1可以存在5个时钟周期的延迟，也就是说，第1个锁存控制信号La_Ctr_1可以在写入时钟信号In_Clk的第4个上升沿到达之后且在写入时钟信号In_Clk的第9个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。在此期间，写入锁存电路200已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4锁存完毕，但是又并未开始对下一轮地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3或第4数据位Add_Da_4进行锁存。这样，即使第1个锁存控制信号La_Ctr_1存在1至5个时钟周期的延迟，中间锁存电路400中的第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403和第四中间锁存子电路404也可以准确地分别对地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4进行锁存。

如图9A和图11所示，当第1个锁存控制信号La_Ctr_1是第2个次级锁存控制信号Se_La_Ctr_2时，第1个锁存控制信号La_Ctr_1可以存在3个时钟周期的延迟，也就是说，第1个锁存控制信号La_Ctr_1可以在写入时钟信号In_Clk的第6个上升沿到达之后且在写入时钟信号In_Clk的第9个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。在此期间，写入锁存电路200已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4锁存完毕，但是又并未开始对下一轮地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3或第4数据位Add_Da_4进行锁存。这样，即使第1个锁存控制信号La_Ctr_1存在1至3个时钟周期的延迟，中间锁存电路400中的第一中间锁存子电路401、第二中间锁存子电路402、第三中间锁存子电路403和第四中间锁存子电路404也可以准确地分别对地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4进行锁存。

如图9A和图11所示，当第2个锁存控制信号La_Ctr_2是第3个次级锁存控制信号Se_La_Ctr_3时，第2个锁存控制信号La_Ctr_2可以存在5个时钟周期的延迟，也就是说，第2个锁存控制信号La_Ctr_2可以在写入时钟信号In_Clk的第8个上升沿到达之后且在写入时钟信号In_Clk的第13个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。在此期间，写入锁存电路200已经将地址数据的第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8锁存完毕，但又并未开始对下一轮地址数据的第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7或第8数据位Add_Da_8进行锁存。这样，即使第2个锁存控制信号La_Ctr_2存在1至5个时钟周期的延迟，中间锁存电路400中的第五中间锁存子电路405、第六中间锁存子电路406、第七中间锁存子电路407和第八中间锁存子电路408也可以准确地分别对地址数据的第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8进行锁存。

如图9A和图11所示，当第3个锁存控制信号La_Ctr_3是第4个次级锁存控制信号Se_La_Ctr_4时，如果第1个锁存控制信号La_Ctr_1是第1个次级锁存控制信号Se_La_Ctr_1，则第3个锁存控制信号La_Ctr_3可以存在2个时钟周期的延迟，也就是说，第3个锁存控制信号La_Ctr_3可以在写入时钟信号In_Clk的第10个上升沿到达之后且在写入时钟信号In_Clk的第12个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。在此期间，中间锁存电路400已经将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8锁存完毕，但又并未开始对下一轮地址数据进行锁存。这样，即使锁存控制信号La_Ctr_3存在1至2个时钟周期的延迟，输出锁存电路500中的第一输出锁存子电路501、第二输出锁存子电路502、第三输出锁存子电路503、第四输出锁存子电路504、第五输出锁存子电路505、第六输出锁存子电路506、第七输出锁存子电路507和第八输出锁存子电路508也可以准确地分别将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8从地址锁存器输出。

如图9A和图11所示，当第3个锁存控制信号La_Ctr_3是第4个次级锁存控制信号Se_La_Ctr_4时，如果第1个锁存控制信号La_Ctr_1是第2个次级锁存控制信号Se_La_Ctr_2，则第3个锁存控制信号La_Ctr_3可以存在4个时钟周期的延迟，也就是说，第3个锁存控制信号La_Ctr_3可以在写入时钟信号In_Clk的第10个上升沿到达之后且在写入时钟信号In_Clk的第14个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。此时，即使第3个锁存控制信号La_Ctr_3存在1至4个时钟周期的延迟，输出锁存电路500中的第一输出锁存子电路501、第二输出锁存子电路502、第三输出锁存子电路503、第四输出锁存子电路504、第五输出锁存子电路505、第六输出锁存子电路506、第七输出锁存子电路507和第八输出锁存子电路508仍可以准确地分别将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8从地址锁存器输出。

如图9B和图11所示，中间锁存电路400中的第一中间锁存子电路401、第二中间锁存子电路402和第三中间锁存子电路403响应于处于高电平的第1个锁存控制信号La_Ctr_1，在第1时间分别对写入锁存电路200锁存的地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2和第3数据位Add_Da_3进行锁存；中间锁存电路400中的第四中间锁存子电路404、第五中间锁存子电路405和第六中间锁存子电路406响应于处于高电平的第2个锁存控制信号La_Ctr_2，在第2时间分别对写入锁存电路200锁存的地址数据的第4数据位Add_Da_4、第5数据位Add_Da_5和第6数据位Add_Da_6、进行锁存；中间锁存电路400中的第七中间锁存子电路407和第八中间锁存子电路408响应于处于高电平的第3个锁存控制信号La_Ctr_3，在第3时间分别对写入锁存电路200锁存的地址数据的第7数据位Add_Da_7和第8数据位Add_Da_8进行锁存。这里，第1时间是指第1个锁存控制信号La_Ctr_1处于高电平的时间，第2时间是指第2个锁存控制信号La_Ctr_2处于高电平的时间，第3时间是指第3个锁存控制信号La_Ctr_3处于高电平的时间。此外，根据前面参考图6和7B所作的描述可知，这里，第1个锁存控制信号La_Ctr_1可以是第1个次级锁存控制信号Se_La_Ctr_1，第2个锁存控制信号La_Ctr_2可以是第2个次级锁存控制信号Se_La_Ctr_2，第3个锁存控制信号La_Ctr_3可以是第3个次级锁存控制信号Se_La_Ctr_3。

如图9B和图11所示，输出锁存电路500中的第一输出锁存子电路501至第八输出锁存子电路508响应于处于高电平的第4个锁存控制信号La_Ctr_4，在第4时间分别将中间锁存电路400锁存的地址数据的第1数据位Add_Da_1至第8数据位Add_Da_8从地址锁存器输出。这里，第4时间是指第4个锁存控制信号La_Ctr_4处于高电平的时间。此外，根据前面参考图6和7B所作的描述可知，这里，第4个锁存控制信号La_Ctr_4可以是第4个次级锁存控制信号Se_La_Ctr_4。

如图9B和图11所示，当第1个锁存控制信号La_Ctr_1是第1个次级锁存控制信号Se_La_Ctr_1时，第1个锁存控制信号La_Ctr_1可以存在5个时钟周期的延迟，也就是说，第1个锁存控制信号La_Ctr_1可以在写入时钟信号In_Clk的第4个上升沿到达之后且在写入时钟信号In_Clk的第9个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。此时，即使第1个锁存控制信号La_Ctr_1存在1至5个时钟周期的延迟，中间锁存电路400中的第一中间锁存子电路401、第二中间锁存子电路402和第三中间锁存子电路403也可以准确地分别对地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2和第3数据位Add_Da_3进行锁存。

如图9B和图11所示，当第2个锁存控制信号La_Ctr_2是第2个次级锁存控制信号Se_La_Ctr_2时，第2个锁存控制信号La_Ctr_2可以存在6个时钟周期的延迟，也就是说，第2个锁存控制信号La_Ctr_2可以在写入时钟信号In_Clk的第6个上升沿到达之后且在写入时钟信号In_Clk的第12个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。此时，即使第2个锁存控制信号La_Ctr_2存在1至6个时钟周期的延迟，中间锁存电路400中的第四中间锁存子电路404、第五中间锁存子电路405和第六中间锁存子电路406也可以准确地分别对地址数据的第4数据位Add_Da_4、第5数据位Add_Da_5和第6数据位Add_Da_6进行锁存。

如图9B和图11所示，当第3个锁存控制信号La_Ctr_3是第3个次级锁存控制信号Se_La_Ctr_3时，第3个锁存控制信号La_Ctr_3可以存在7个时钟周期的延迟，也就是说，第3个锁存控制信号La_Ctr_3可以在写入时钟信号In_Clk的第8个上升沿到达之后且在写入时钟信号In_Clk的第15个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。此时，即使第3个锁存控制信号La_Ctr_3存在1至7个时钟周期的延迟，中间锁存电路400中的第七中间锁存子电路407和第八中间锁存子电路408也可以准确地分别对地址数据的第7数据位Add_Da_7和第8数据位Add_Da_8进行锁存。

如图9B和图11所示，当第4个锁存控制信号La_Ctr_4是第4个次级锁存控制信号Se_La_Ctr_4时，第4个锁存控制信号La_Ctr_4可以存在2个时钟周期的延迟，也就是说，第4个锁存控制信号La_Ctr_4可以在写入时钟信号In_Clk的第10个上升沿到达之后且在写入时钟信号In_Clk的第12个上升沿到达之前，从锁存控制电路300传送到中间锁存电路400。此时，即使第4个锁存控制信号La_Ctr_4存在1至2个时钟周期的延迟，输出锁存电路500中的第一输出锁存子电路501、第二输出锁存子电路502、第三输出锁存子电路503、第四输出锁存子电路504、第五输出锁存子电路505、第六输出锁存子电路506、第七输出锁存子电路507和第八输出锁存子电路508也可以准确地分别将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5、第6数据位Add_Da_6、第7数据位Add_Da_7和第8数据位Add_Da_8从地址锁存器输出。

本公开至少一实施例还提供一种显示装置。该显示装置包括本公开前述任一实施例提供的地址锁存器以及栅极驱动器，栅极驱动器被配置为响应于地址锁存器输出的地址数据，生成与地址数据对应的扫描信号。

图12为本公开一实施例提供的显示装置的框图。

如图12所示，显示装置1可以包括本公开前述任一实施例提供的地址锁存器10和栅极驱动器20。栅极驱动器20连接到地址锁存器10，且被配置为响应于地址锁存器10输出的地址数据Add_Da，生成与地址数据Add_Da对应的扫描信号Scan。

此外，如图12所示，显示装置1还可以包括显示面板30等其他部件。显示面板30包括排列为多行多列的多个像素单元，多行像素单元分别与多条栅线连接。多条栅线还与栅极驱动器20连接，栅极驱动器20依序输出扫描信号Scan到多条栅线，以使显示面板30中的多行像素单元实现逐行或隔行扫描，从而进行图像显示。

例如，显示装置1可以为基于MIP(Memory-in-Pixel)技术的显示装置。显示装置1可以包括液晶电视、OLED电视、手机、平板电脑、笔记本电脑、数码相机、导航仪等任何具有显示功能的产品或部件。

本公开的实施例提供的显示装置的具体技术效果可以参考本公开的前述实施例中对于地址锁存器相应描述，这里不再赘述。

例如，在本公开的实施例提供的显示装置中，栅极驱动器可以包括多个级联的移位寄存器单元。

图13为图12的显示装置中的栅极驱动器的示意图。图13示出了栅极驱动器20包括4个移位寄存器单元的情形。

如图13所示，栅极驱动器20包括第一移位寄存器单元21、第二移位寄存器单元22、第三移位寄存器单元23和第四移位寄存器单元24。

如图13所示，栅极驱动器20中的每个移位寄存器单元可以具有输入信号端INPUT、地址信号端ADD、输出信号端OUTPUT和复位信号端RST。

如图13所示，除最后一级移位寄存器单元(例如，第四移位寄存器单元24)外，其余各级移位寄存器单元的复位信号端RST和下一级移位寄存器单元的信号输出端OUTPUT连接。除第一级移位寄存器单元(例如，第一移位寄存器单元21)外，其余各级移位寄存器单元的输入信号端INPUT和上一级移位寄存器单元的信号输出端OUTPUT连接。第一级移位寄存器单元的输入信号端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位信号端RST可以被配置为接收复位信号Reset。

如图13所示，栅极驱动器20中的每个移位寄存器单元的地址信号端ADD可以连接到地址锁存器以接收地址数据Add_Da。第一移位寄存器单元21的输出信号端OUTPUT可以输出第一行扫描信号Scan_1，第二移位寄存器单元22的输出信号端OUTPUT可以输出第二行扫描信号Scan_2，第三移位寄存器单元23的输出信号端OUTPUT可以输出第三行扫描信号Scan_3，第四移位寄存器单元24的输出信号端OUTPUT可以输出第四行扫描信号Scan_4。

需要说明的是，虽然图13中示出了栅极驱动器包括4个移位寄存器单元的情形，但是本公开的实施例显然不限于此，栅极驱动器包括的移位寄存器单元的数量可以根据实际需求而定。

图14为图13的栅极驱动中的移位寄存器单元的结构图。

如图14所示，移位寄存器单元包括非门NG、传输门TG、与非门NAG和晶体管T。非门NG具有第一端和第二端，传输门TG具有输入端、输出端、第一控制端和第二控制端，与非门NAG具有第一输入端、第二输入端和输出端，晶体管T具有栅极、第一极和第二极。

如图14所示，非门NG的第一端与传输门TG的第一控制端连接在一起作为相应的移位寄存器单元的地址信号端ADD以接收地址锁存器输出的地址数据Add_Da，非门NG的第二端连接到传输门TG的第二控制端和晶体管T的栅极，传输门TG的输入端作为相应的移位寄存器单元的输入信号端INPUT以接收触发信号STV，传输门TG的输出端连接到晶体管T的第二极和与非门NAD的第一输入端，与非门NAG的第二输入端作为相应的移位寄存器单元的复位信号端RST以接收复位信号Reset，与非门NAG的输出端作为相应的移位寄存器单元的输出信号端OUTPUT以输出扫描信号Scan，晶体管T的第一极连接到电源以接收电源电压VDD。

本公开至少一实施例还提供一种采用本公开前述任一实施例提供的地址锁存器的地址锁存方法。

图15为本公开一实施例提供的地址锁存方法的流程图。

如图15所示，该地址锁存方法可以包括以下操作：

S10：写入锁存阶段，响应于写入控制电路产生的N个写入控制信号，通过写入锁存电路对地址数据进行锁存；

S20：中间锁存阶段，分别响应于锁存控制电路产生的第1至M-1个锁存控制信号，通过中间锁存电路分时对写入锁存电路锁存的地址数据的M-1个数据位组位进行锁存；

S30：输出锁存阶段，响应于锁存控制电路产生的第M个锁存控制信号，通过输出锁存电路将中间锁存电路锁存的地址数据从地址锁存器输出。

例如，本公开的实施例提供的地址锁存方法中，写入锁存阶段和中间锁存阶段在时间上可以存在重合，也就是说，在写入锁存电路将地址数据的所有数据位锁存完毕之前，中间锁存电路就可以开始对写入锁存电路已经锁存的地址数据的部分数据位进行锁存。

返回参考图9A和图11，以第1个锁存控制信号La_Ctr_1是第2个次级锁存控制信号Se_La_Ctr_2为例，当第1个锁存控制信号La_Ctr_1处于高电平时，写入锁存电路200将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3、第4数据位Add_Da_4、第5数据位Add_Da_5和第6数据位Add_Da_6锁存完毕。然而此时，中间锁存电路400可以响应于处于高电平的第1个锁存控制信号La_Ctr_1对写入锁存电路200已经锁存的地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4进行锁存。

返回参考图9B和图11，以第1个锁存控制信号La_Ctr_1是第1个次级锁存控制信号Se_La_Ctr_1为例，当第1个锁存控制信号La_Ctr_1处于高电平时，写入锁存电路200将地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2、第3数据位Add_Da_3和第4数据位Add_Da_4锁存完毕。然而此时，中间锁存电路400可以响应于处于高电平的第1个锁存控制信号La_Ctr_1对写入锁存电路200已经锁存的地址数据的第1数据位Add_Da_1、第2数据位Add_Da_2和第3数据位Add_Da_3进行锁存。

需要说明的是，在中间锁存电路400开始锁存地址数据时，中间锁存电路400锁存的地址数据的数据位应该是写入锁存电路200已经锁存完毕的地址数据的数据位中的一个或多个。

此外，如图15所示，本公开的实施例提供的地址锁存方法还可以包括：

S40：地址译码阶段，通过地址译码电路对输出锁存电路输出的地址数据进行译码。

关于本公开的实施例提供的地址锁存方法的详细描述以及技术效果可以参考本公开的前述实施例中对于地址锁存器的相应描述，这里不再赘述。

对于本公开，还有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。