一种单片异质集成结构及制备方法

技术领域

本发明涉及半导体领域，尤其涉及一种单片异质集成结构及制备方法。

背景技术

异质集成可以充分利用不同半导体材料及其他功能材料特殊的能带结构和物理属性，不仅可以制造性能更优异的微电子和光电子器件，还能实现分立器件的单芯片集成，推动电子系统向小型化、集成化方向发展。其中，Si基化合物半导体(如GaN、GaAs和SiC等)在异质集成技术领域具有极高应用前景，如硅基光电子、智能功率器件和集成电路等技术领域均对Si基GaN晶圆有着极高的应用需求，故硅基异质集成被认为是发展下一代集成微系统的技术平台。

但是，当前Si基GaN晶圆自底向上依次为衬底、硅、二氧化硅、及氮化镓，在(111)面Si基衬底高温生长获得。该技术在全世界范围内受到广泛重视和研究，但至今未能实现单片异质集成的产业化。主要问题在于：传统集成电路多采用(100)面Si基晶圆制备，因为(111)面Si基晶圆与(100)面电学特性的差异，即使成功制备(111面)Si基GaN，也存在(111)面Si基晶圆制备器件和电路困难的问题。

发明内容

本申请实施例通过提供一种单片异质集成结构及制备方法，解决了现有技术中单片异质集成结构中在Si基晶圆制备器件和电路困难的技术问题，实现了便于半导体器件制备的技术效果。

一方面，本申请通过本申请的一实施例，提供如下技术方案：

一种单片异质集成结构，包括：

自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层；

所述硅层为晶格为100面的硅，以便于在所述硅层上制备器件和电路。

可选的，包括：

所述成核层包括GaN，AlGaN和AlN中的至少一种材料，所述缓冲层为GaN，所述成核层和所述缓冲层的总厚度为1um～10um；

所述化合物半导体层为GaN；

所述氧化层为SiO

所述硅层的厚度为10nm～100nm。

另一方面，本申请通过本申请的一实施例提供如下技术方案：

一种单片异质集成结构的制备方法，包括：

提供第一晶圆和第二晶圆，其中，所述第一晶圆包括硅层和氧化层，所述第二晶圆自底向上依次包括衬底、成核层、缓冲层及化合物半导体层；

将所述第一晶圆的所述氧化层与所述第二晶圆的所述化合物半导体层键合形成异质集成结构；其中，所述异质集成结构的硅层通过剥离工艺控制至预设厚度。

可选的，所述提供第一晶圆和第二晶圆，其中，所述第一晶圆包括硅层和氧化层，所述第二晶圆自底向上依次包括衬底、成核层、缓冲层及化合物半导体层，包括：

在晶格为100面的硅层上制备氧化层，形成所述第一晶圆；

在衬底上依次制备成核层、缓冲层和化合物半导体层，形成所述第二晶圆。

可选的，所述在晶格为100面的硅层上制备氧化层，形成所述第一晶圆，包括：

在所述晶格为100面的硅层上采用热氧化工艺，形成SiO

可选的，所述在衬底上依次制备成核层、缓冲层和化合物半导体层，形成所述第二晶圆，包括：

在所述衬底上采用金属有机化合物气相沉积工艺，依次形成成核层、缓冲层和化合物半导体层。

可选的，还包括：

将反应离子注入所述硅层中预设区域，形成离子层；所述反应离子为H+或者He+；

加热所述离子层，以使得所述离子层在高温下成核并形成气泡,通过气泡的膨胀使所述硅层在所述离子层处剥离。

可选的，所述将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构，包括：

采用低温键合工艺，将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构。

可选的，所述化合物半导体层为GaN。

可选的，所述成核层包括GaN，AlGaN和AlN中的至少一种材料，所述缓冲层为GaN，所述成核层和缓冲层的总厚度为1um～10um。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

1、本申请实施例提供的单片异质集成结构，包括：自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层；所述硅层为晶格为100面的硅，以便于在所述硅层上制备器件和电路。在硅层和化合物层之间设置氧化层，可以提高抗信号串扰和抗辐照的能力。所以，解决了现有技术中单片异质集成结构中在Si基晶圆制备器件和电路困难的技术问题，实现了便于半导体器件制备的技术效果。

2、本申请实施例提供的单片异质集成结构的制备方法，采用低温键合工艺，将所述第一晶圆的所述氧化层与所述第二晶圆的所述化合物半导体层键合形成异质集成结构，能够避免传统异质外延生长导致晶体质量不好的技术问题。

3、本申请实施例提供的单片异质集成结构的制备方法，通过将反应离子注入所述硅层中预设区域，形成离子层；所述反应离子为H+或者He+；加热所述离子层，以使得所述离子层在高温下成核并形成气泡,通过气泡的膨胀使所述硅层在所述离子层处剥离。可以制备出厚度为几微米的硅层，进而实现高密的集成电路设计。

4、本申请实施例提供的单片异质集成结构的制备方法，剥离发生在硅层中，不需要剥离化合物半导体层。进而，避免了剥离时，离子的注入对化合物半导体层的材料造成伤害，避免后续在化合物半导体层制造的半导体器件性能异常。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例中单片异质集成结构图；

图2为本申请实施例中单片异质集成结构的制备方法的流程图；

图3为本申请实施例中单片异质集成结构的制备方法的工艺流程图一；

图4为本申请实施例中单片异质集成结构的制备方法的工艺流程图二；

图5为本申请实施例中单片异质集成结构的制备方法的工艺流程图三；

图6为本申请实施例中单片异质集成结构的制备方法的工艺流程图四；

图7为本申请实施例中单片异质集成结构的制备方法的工艺流程图五；

图8为本申请实施例中单片异质集成结构的制备方法的工艺流程图六；

图9为本申请实施例中单片异质集成结构的制备方法的工艺流程图七；

图10为本申请实施例中单片异质集成结构的制备方法的工艺流程图八；

图11为本申请实施例中单片异质集成结构的制备方法的工艺流程图九。

具体实施方式

本申请实施例通过提供一种单片异质集成结构及制备方法，解决了现有技术中单片异质集成结构中在Si基晶圆制备器件和电路困难的技术问题，实现了便于半导体器件制备的技术效果。

本申请实施例的技术方案为解决上述技术问题，总体思路如下：

一种单片异质集成结构，包括：自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层；所述硅层为晶格为100面的硅，以便于在所述硅层上制备器件和电路。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

实施例一

在本实施例中，提供了一种单片异质集成结构，如图1所示，包括：

自底向上依次设置的衬底6、成核层5、缓冲层4、化合物半导体层3、氧化层2及硅层1；

所述硅层1为晶格为100面的硅，以便于在所述硅层上制备器件和电路。

在可选的实施方式中，所述成核层包括GaN，AlGaN和AlN中的至少一种材料，所述缓冲层为GaN，以便生长化合物半导体层。所述化合物半导体层为GaN，具有宽的直接带隙、强的原子键、高的热导率、化学稳定性好等性质和强的抗辐照能力，能够制备出光电子器件、高温大功率器件和高频微波器件。当然，所述化合物半导体层为也可以为GaN、GaAs和GaO，在此不作限制。所述氧化层为SiO

在具体实施过程中，可以将所述单片异质集成结构的硅层作为顶层，则不需要刻蚀较厚的化合物半导体层及其他层以露出硅层来制备Si基CMOS微电子器件。所述化合物半导体层中可以制备Ⅲ-Ⅴ族微电子器件、Ⅲ-Ⅴ族光电子器件和MEMS器件等。由于所述化合物半导体层与所述硅层之间有氧化层，进而能使所述化合物半导体层和所述硅层之间的器件相互独立，进而不会相互影响。

在本实施例中，还提供了前述单片异质集成结构的制备方法，如图2所示，包括：

步骤S201，提供第一晶圆和第二晶圆，其中，所述第一晶圆包括硅层和氧化层，所述第二晶圆自底向上依次包括衬底、成核层、缓冲层及化合物半导体层；

步骤S202，将所述第一晶圆的所述氧化层与所述第二晶圆的所述化合物半导体层键合形成异质集成结构；其中，所述异质集成结构的硅层通过剥离工艺控制至预设厚度。

在具体实施过程中，可以在晶格为100面的硅层上制备氧化层，形成所述第一晶圆；可以在衬底上依次制备成核层、缓冲层和化合物半导体层，形成所述第二晶圆。本实施例提供的单片异质集成结构的制备方法可以用于制造光电子器件或高频晶体管等GaN器件，可以用于制造Si器件或电路结构，也可以用于制造具有异质集成结构的器件，在此不作限制。

下面结合图3-11介绍本实施例的详细实施工艺步骤：

首先，如图3所示，提供衬底1，所述衬底1为晶格为晶格为100面的硅层，所述衬底1上可以制备有有源区等结构，在此不作限定。

然后，如图4所示，在硅衬底1上形成氧化层2，形成第一晶圆。在具体实施过程中，在所述晶格为100面的硅层上采用热氧化工艺，形成SiO

接下来，如图5所示，提供衬底6，所述衬底6为蓝宝石衬底。当然，所述衬底6也可以为111面的硅衬底，在此不作限制。

然后，如图6、图7和图8，所示，依次在所述衬底6上制备成核层5、缓冲层4及化合物半导体层6。

在可选的实施方式中，在所述衬底6上采用金属有机化合物气相沉积工艺，依次形成成核层5、缓冲层4和化合物半导体层3。所述化合物半导体层3为GaN，当然，所述化合物半导体层3为也可以为GaN、GaAs和GaO，在此不作限制。所述成核层5包括GaN，AlGaN和AlN中的至少一种材料，以提供成核中心，蓝宝石衬底对成核中心进行晶体定向，从而不会生长出多晶。所述缓冲层4为GaN，所述成核层5和所述缓冲层4的总厚度为1um～10um，可以用于应力调整和提升后期晶格质量。其中，所述成核层5和所述缓冲层4可以是对称结构(厚度为相同的)，当然也可以是非对称结构(厚度为不同的)，在此不作限制。

再下来，如图9，将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构。在具体实施过程中，可以采用低温键合工艺，将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构，可以避免杂质的互扩散、异质材料间的热应力以及孔洞和缺陷的产生。当然，也可以采用静电键合工艺来形成异质集成结构，在此不作限制。

最后，采用智能剥离工艺，将所述异质集成结构的硅层剥离至预设厚度，也可以采用研磨或激光剥离技术来使所述异质集成结构的硅层到达预设厚度，在此不作限制。当然，本步骤也可以在将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构前执行，在此不作限制。

在具体实施过程中，如图10和图11所示，将反应离子注入所述硅层中预设区域，形成离子层7；所述反应离子为H+或者He+；加热所述离子层7，以使得所述离子层7在高温下成核并形成气泡,通过气泡的膨胀使所述硅层1在所述离子层处剥离，可以得到表面平整的超薄硅层1。并且，剥离下来的Si片可继续参与热氧化和离子注入的过程，循环使用，极大地降低制备成本。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

1、本申请实施例提供的单片异质集成结构，包括：自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层；所述硅层为晶格为100面的硅，以便于在所述硅层上制备器件和电路。在硅层和化合物层之间设置氧化层，可以提高抗信号串扰和抗辐照的能力。所以，解决了现有技术中单片异质集成结构中在Si基晶圆制备器件和电路困难的技术问题，实现了便于半导体器件制备的技术效果。

2、本申请实施例提供的单片异质集成结构的制备方法，采用低温键合工艺，将所述第一晶圆的所述氧化层与所述第二晶圆的所述化合物半导体层键合形成异质集成结构，能够避免传统异质外延生长导致晶体质量不好的技术问题。

3、本申请实施例提供的单片异质集成结构的制备方法，通过将反应离子注入所述硅层中预设区域，形成离子层；所述反应离子为H+或者He+；加热所述离子层，以使得所述离子层在高温下成核并形成气泡,通过气泡的膨胀使所述硅层在所述离子层处剥离。可以制备出厚度为几微米的硅层，进而实现高密的的集成电路设计。

4、本申请实施例提供的单片异质集成结构的制备方法，剥离发生在硅层中，不需要剥离化合物半导体层。进而，避免了剥离时，离子的注入对化合物半导体层的材料造成伤害，避免后续在化合物半导体层制造的半导体器件性能异常。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。