一种碳化硅器件及其制备方法

技术领域

本发明属于半导体技术领域，特别是涉及一种碳化硅器件及其制备方法。

背景技术

功率半导体器件具有驱动电流大、击穿电压高、速度快、功耗低、输出功率大等优点，可实现不同范围内的功率控制和转换。近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求，而硅(Si)基电力电子器件由于材料本身限制已无法满足系统应用的要求。第三代半导体SiC具有宽禁带宽度(约为Si的3倍)、高临界击穿电场(约为Si的10倍)、高饱和漂移速率等特点，适合于高温、高压和高频工作，明显提升系统能源转换效率和提升系统可靠性，但由于其宽禁带宽度，SiC MOSFET在使用过程中存在双极性退化的问题，由其在采用体二极管作为续流二极管使用时，双极性退化问题将会更加严重，降低了器件可靠性。因此在大部分都电力电子系统中，通常需要反并联肖特基二极管作为续流二极管，但该方法仍然会增加系统成本，且由于元件互连，会在电路中引入额外的杂散电感，降低系统的动态性能。

平面MOSFET器件相对于沟槽MOSFET器件更为广泛运用于电子电力系统，且通常具有更低的反向传输电容，栅漏电荷和开关损耗，通过分离栅极可以进一步减少栅极和漏极的耦合面积来减少反向传输电容和栅漏电荷，但通常会由于电流沟道长度的减少而使得器件的导通电阻增大，降低器件的静态品质因素。通常的解决方案为采用较高浓度的N型电流扩展层来降低导通电阻，但采用高浓度的电流扩展层又通常会使得栅氧化层受到高电场的影响，使得栅氧化层可能在体区发生击穿之前就被击穿，这极大的影响力器件的可靠性。因此，研究人员会使用各种栅氧化层加固结构，来缓解栅氧化层的电场集中现象，从而提升器件性能。

发明内容

本发明的目的是提供一种碳化硅器件及其制备方法，以解决上述现有技术存在的问题。相较于传统的MOSFET结构具有更优秀的静态品质因子和动态品质因子，且器件第三象限工作性能得到了改善，栅氧化物电场也得到了有效的降低。

为实现上述目的，本发明提供一种低功耗高可靠性的SiC MOSFET器件，包括：

金属漏极、N+衬底，N-外延层；

所述N+衬底形成于所述金属漏极之上，所述金属漏极为自下而上结构；

所述N-外延层形成于所述N+衬底之上；

所述N-外延层包括N-漂移区、P-型体区、N型电流扩展层、P型掺杂区；所述P-型体区形成于所述N-外延层上端两侧，所述N型电流扩展层形成于所述P-型体区之间，所述P型掺杂区形成于元胞源极表面；

所述N-漂移区形成于所述P-型体区、所述N型电流扩展层与所述P型掺杂区下方。

可选的，所述P-型体区设置有N+源区，金属源极、栅极，所述栅极与所述P型掺杂区之间设置P+多晶硅，所述栅极表面设置栅极氧化膜。

可选的，所述P型掺杂区的厚度为1.2μm，宽度可为0.8μm～1μm，掺杂浓度为1×10

可选的，所述P型掺杂区的底部高度介于所述P+多晶硅的底部高度与P-型体区高度之间。

可选的，所述N型电流扩展层的浓度设有限定值，所述限定值高于N-漂移区浓度。

还提供一种碳化硅器件的制备方法，其特征在于，

步骤S1：制备半导体器件N+衬底，通过外延依次形成N-漂移区和N型电流扩展层；

步骤S2：通过离子注入技术，形成P型掺杂区；

步骤S3：采用刻蚀技术在元胞两侧形成沟槽，并在沟槽处通过离子注入技术分别形成P-体区和N+源区；

步骤S4：采用刻蚀技术刻蚀掉P型掺杂区左右两部分剩余的N型掺杂区；

步骤S5：在所述P型掺杂区两侧沉积P+多晶硅；

步骤S6：回刻蚀P+多晶硅，形成多晶硅侧墙；

步骤S7：使用热氧化工艺在栅极下方形成栅极氧化膜，在栅极氧化膜上沉积多晶硅形成栅极，在栅极外部进行厚氧化物沉积；

步骤S8：在所述N+源区，所述P-体区，所述P型掺杂区和所述P+多晶硅的表面制作源极区域，在N+衬底下制作漏极区域。

本发明的技术效果为：

本发明提出了一种低功耗高可靠性的SiC MOSFET器件，其主要特点为将传统栅极改变为分离栅极，在元胞内部表面通过离子注入形成P型掺杂区，且在P型掺杂区与栅极之间沉积P+多晶硅与N型SiC形成异质结二极管，改善第三象限导通特性和反向恢复特性，P+多晶硅底部与栅氧化物底部处于同等高度，以避免在关断状态下由于曲率所引起的栅氧化物电场过高。通过高浓度的电流扩展层以提升器件静态品质因子，具体表现为较低的导通电阻，有效改善了器件的正向导通特性。而当器件处于关断状态时，在P型掺杂区底部引入峰值电场，可以降低由于高浓度的电流扩展层所引起的栅氧化物和P+多晶硅处的高电场，避免动态退化。由于漏级耦合面积得到了减少，使得器件的动态品质因子得到了提高，具体表现为更低的反向传输电容和栅漏电荷。器件各方面性能得到了有效改善，双极退化效应和栅氧化物的高电场问题得到了有效解决，有效提高了器件的可靠性。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本发明实施例中的传统平面MOSFET器件结构示意图；

图2为本发明实施例中的低功耗高可靠性的SiC MOSFET器件元胞结构示意图；

图3为本发明实施例中的低功耗高可靠性的SiC MOSFET器件制作流程示意图，其中，(a)为N+衬底、N-漂移区和N型电流扩展层形成图，(b)为P型掺杂区形成图，(c)为P-体区和N+源区的形成图，(d)为P型掺杂区左右两部分剩余的N型掺杂区刻蚀图，(e)为P型掺杂区两侧沉积P+多晶硅示意图，(f)为刻蚀多余P+多晶硅效果图，(g)为栅极处理效果图，(h)为制作漏极区域效果图；

图4为本发明实施例中的低功耗高可靠性的SiC MOSFET器件与传统平面MOSFET结构的正向导通特性曲线和击穿电压曲线对比图；

图5为本发明实施例中的低功耗高可靠性的SiC MOSFET器件与传统平面MOSFET结构的反向传输电容(栅漏电容)曲线对比图；

图6为本发明实施例中的低功耗高可靠性的SiC MOSFET器件与传统平面MOSFET结构的栅电荷特性曲线对比图；

图7为本发明实施例中的低功耗高可靠性的SiC MOSFET器件与传统平面MOSFET结构的第三象限I-V曲线对比图；

图8为本发明实施例中的低功耗高可靠性的SiC MOSFET器件和传统平面MOSFET结构的反向恢复特性曲线对比图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

实施例一

本实施例中提供一种碳化硅器件及其制备方法，包括有自下而上的金属漏极，N+衬底，N-外延层。在N-外延层上端设置有P-型体区，在两侧P-型体区中间设置有N型电流扩展层，在P-体区上设置有N+源区，金属源极和栅极。所述的低功耗高可靠性的SiC MOSFET结构还包括有在元胞源极表面设置有P型掺杂区，在两侧栅极以及P型掺杂区中设置有P+多晶硅，与N型SiC形成异质结接触，栅极表面设置有栅极氧化膜。

作为优选，所述P型掺杂区的厚度为1.2μm，宽度可为0.8μm～1μm，掺杂浓度为1×10

作为优选，所述P型掺杂区的底部高度大于P+多晶硅底部，所述P型掺杂区底部高度小于P型基区底部，以避免电场集中导致的器件提前击穿。

作为优选，所述P+多晶硅底部与栅极底部处于同等高度以改善由于曲率导致的栅氧化物电场过高问题。

作为优选，所述N型电流扩展层的浓度需大于N-漂移区浓度，且为避免P型掺杂区电场过高，N型电流扩展层浓度不宜过高，所述N型电流扩展层的优选浓度为6×10

还提供一种低功耗高可靠性的SiC MOSFET器件的制作方法，包括：

步骤S1：制备半导体器件N+衬底区域区域，依次通过外延，形成N-漂移区和N型电流扩展层；

步骤S2：通过离子注入技术，形成P型掺杂区；

步骤S3：利用刻蚀技术在元胞两侧形成沟槽，并在沟槽处通过离子注入技术分别形成P-体区和N+源区；

步骤S4：再次通过刻蚀技术刻蚀掉P型掺杂区左右两部分剩余的N型掺杂区，由于P型掺杂区的宽度可为0.8μm～1μm，可减少工艺难度；

步骤S5：沉积P+多晶硅；

步骤S6：通过回刻蚀技术刻掉多余P+多晶硅，P+多晶硅厚度要略大于或者等于P型掺杂区厚度；

步骤S7：使用热氧化工艺形成栅极氧化膜，并在其上沉积多晶硅形成栅极，再在其外部进行厚氧化物沉积；

步骤S8：在N+源区，P-体区，P型掺杂区和P+多晶硅表面制作源极区域，在N+衬底下制作漏极区域。

实施例二

本实施例中提供一种碳化硅器件及其制备方法，包括：

参照图1、2所示，本发明提供一种低功耗高可靠性的SiC MOSFET器件，适用于电力电子系统中的能源转换，图1为传统的MOSFET结构，包括有由下而上依次叠层设置的N+衬底、N-漂移区、N型电流扩展层、P-体区、N+源区。图2与图1不同之处在于其栅极区域采用了分离栅极且与所集成度异质结处于同等高度，并受到离子注入形成的P型掺杂区的电场屏蔽，同时在元胞两侧中设置了高浓度的电流扩展层，P型掺杂区避免了栅氧化物和P+多晶硅表面在高浓度电流扩展层作用下的高电场。

所述低功耗高可靠性的SiC MOSFET器件的制作流程如图3所示，包括如下步骤：

步骤S1：制备半导体器件N+衬底区域区域，依次通过外延，形成N-漂移区和N型电流扩展层所述N-漂移区和N型电流扩展层浓度分别为8×1015cm-3和6×1016cm-3，如图3(a)所示；

步骤S2：通过离子注入技术，形成P型掺杂区,其中P型掺杂区宽度为0.8μm～1μm，厚度为1.2μm，浓度为1×1018cm-3,如图3(b)所示；

步骤S3：利用刻蚀技术在元胞两侧形成沟槽，并在沟槽处通过离子注入技术分别形成P-体区和N+源区，所述单侧P-体区宽度为2.5μm，如图3(c)所示；

步骤S4：再次通过刻蚀技术刻蚀掉P型掺杂区左右两部分剩余的N型掺杂区，由于P型掺杂区的宽度可为0.8μm～1μm，可减少工艺难度，如图3(d)所示；

步骤S5：沉积P+多晶硅，如图3(e)所示；

步骤S6：通过回刻蚀技术刻掉多余P+多晶硅，如图3(f)所示；

步骤S7：使用热氧化工艺形成栅极氧化膜，并在其上沉积多晶硅形成栅极，再在其外部进行厚氧化物沉积，如图3(g)所示；

步骤S8：在N+源区，P-体区，P型掺杂区和P+多晶硅表面制作源极区域，在N+衬底下制作漏极区域，完成集成异质结二极管和分离栅极MOSFET的制作，如图3(h)所示。

本发明实施例基于Silvaco TCAD软件，下面对图1-2的两种器件结构进行仿真对比分析。

如图4所示，仿真获得的两种器件结构的静态导通特性。从图4中可以看出，相比于传统平面MOSFET结构，本发明实施例的低功耗高可靠性的SiC MOSFET器件能够实现更小的导通电阻且具有相近的击穿电压，可以提升器件的静态品质因子。

如图5所示，仿真获得的两种结构的反向传输电容(栅漏电容)随漏极电压低变化，较小的栅漏电容能减少开关过程中米勒电压的时间，从而减少开关时间和开关损耗。从图中可以看出，本发明低功耗高可靠性的SiC MOSFET器件有着更低的反向传输电容，因此，本发明实施例的结构在高频率应用中有着更大的优势。

如图6所示，仿真获得的两种器件结构的栅极电荷特性，可以看出，相对于传统平面MOSFET结构，所提出的低功耗高可靠性的SiC MOSFET器件具有更低的米勒平台时间，栅漏电荷Qgd明显降低，预示着器件具有更低的开关损耗。

如图7所示，仿真获得的两种器件结构的第三象限I-V曲线对比图，可以看出，相对于传统平面MOSFET结构，所提出的低功耗高可靠性的SiC MOSFET器件的第三象限开启电压更低，由于异质结是一种近似肖特基二极管的多子器件，对于电子的势垒高度远低于空穴，能先于并抑制SiC MOSFET中寄生的体二极管导通，避免器件双极性退化，提升器件的可靠性。

如图8所示，仿真获得的两种器件结构的反向恢复特性曲线对比图，可以看出，相对于传统平面MOSFET结构，所提出的低功耗高可靠性的SiC MOSFET器件具有更短的反向恢复时间、更少的反向恢复电荷和更低的反向恢复电流峰值，意味着本发明所提出的实施例具有更好的反向恢复特性，降低器件开关过程中的能量损耗。

在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“内”、“外”等指示灯方位或者位置关系为基于附图所示的方位或者位置关系，仅是为了便于描述本发明，而不是指示或暗示所指的装置或者元件必须具有的特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。