电阻式随机存取存储器及其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种电阻式随机存取存储器及其制造方法。

背景技术

电阻式随机存取存储器(RRAM)具有结构简单、面积小、操作电压小、操作速度快、存储时间长、多状态存储、及耗功率低等优点。因此电阻式随机存取存储器极有潜力取代目前的快闪式存储器，成为下一个世纪的非易失性存储器的主流。

在现有技术中的电阻式随机存取存储器中，形成存储器单元的方法通常包括以下步骤：依序沉积底电极层、电阻转态层与顶电极层。之后，通过干式刻蚀制造工艺(例如，等离子体刻蚀)进行图案化，以定义出多个存储器单元。其中每个存储器单元包括由底电极层、电阻转态层与顶电极层形成的垂直堆叠结构。

然而，上述干式刻蚀制造工艺可能会导致电阻转态层受到损伤。举例而言，在等离子体刻蚀制造工艺中所产生的离子会轰击底电极层、电阻转态层或顶电极层的侧壁，可能导致底电极层、电阻转态层或顶电极层的部分区域受损。若是电阻转态层受损，则在此受损区域中无法形成导电路径。如此一来，将造成电阻式随机存取存储器在低电阻态的电阻值变高，甚至导致无法正常操作而失效。再者，这些受损区域的位置、面积与深度是无法控制的，从而使这些存储器单元在低电阻态的电阻值存在不可控制的变异。如此一来，电阻式随机存取存储器的可靠度与良率皆会大幅降低。此外，当存储器单元的临界尺寸越小，上述受损区域所造成的影响就越大。因此，随着存储器装置的微小化，上述问题将变得更加严重。

对存储器产业的技术人员而言，为了进一步提升电阻式随机存取存储器的可靠度与良率，仍有需要对电阻式随机存取存储器及其制造工艺进行改良。

发明内容

本发明实施例提供一种电阻式随机存取存储器及其制造方法，能够明显改善产品的可靠度及良率，并且有利于存储器装置的微小化。

本发明的一实施例揭示一种电阻式随机存取存储器，包括：第一介电层，形成于基板上；以及两个存储器单元。此两个存储器单元包括：两个彼此分离的底电极结构，分别填满位于第一介电层中的两个沟槽；电阻转态层，顺应性地形成于位于第一介电层中的开口的表面，且开口位于两个沟槽之间；以及顶电极结构，位于电阻转态层上且填满开口。其中，第一介电层的顶表面、这些底电极结构的顶表面、电阻转态层的顶表面与顶电极结构的顶表面实质上共平面。

本发明的一实施例揭示一种电阻式随机存取存储器的制造方法，包括：形成第一介电层于基板上；以及形成两个第一存储器单元。形成此两个第一存储器单元包括：形成两个沟槽于第一介电层中；分别形成两个彼此分离的底电极结构于两个沟槽中且填满两个沟槽；形成开口于两个沟槽之间；顺应性地形成电阻转态层于开口的表面；形成顶电极结构于电阻转态层上且填满开口；以及进行一平坦化制造工艺，以使第一介电层的顶表面、这些底电极结构的顶表面、电阻转态层的顶表面及顶电极结构的顶表面实质上共平面。

在本发明实施例所提供的电阻式随机存取存储器的制造方法中，不会对电阻转态层进行干式刻蚀制造工艺。因此，可大幅减少电阻转态层受到的损伤。如此一来，可大幅地改善电阻式随机存取存储器的可靠度与良率。再者，在本发明实施例所提供的电阻式随机存取存储器中，底电极、电阻转态层与顶电极是水平地排列，且两个彼此分离的存储器单元共用同一个顶电极。因此，可大幅增加存储器单元的密度。如此一来，可有利于电阻式随机存取存储器的微小化。

附图说明

图1A至图1E为本发明一些实施例的制造电阻式随机存取存储器的各步骤中所对应的剖面示意图；

图2为本发明一些实施例的电阻式随机存取存储器的上视示意图；

图3为本发明另一些实施例的电阻式随机存取存储器的上视示意图；

图4为本发明一些实施例的电阻式随机存取存储器的剖面示意图；

图5为本发明另一些实施例的电阻式随机存取存储器的剖面示意图；

图6为本发明另一些实施例的电阻式随机存取存储器的剖面示意图。

符号说明

100、200、300、400～电阻式随机存取存储器

102～基板 104～第一介电层

106～底电极接触结构 112～底电极结构

114～电阻转态层 116～顶电极结构

115～沟槽 120a、120b～存储器单元

125～开口 132～保护层

134～第二介电层 142～底电极接触结构

144～导电线路 152～功能层

154～第二功能层 D1～第一深度

D2～第二深度 W1～第一宽度

W2～第二宽度 T1～第一厚度

T2～第二厚度

具体实施方式

为使本发明的目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

图1A至图1E为本发明一些实施例的制造电阻式随机存取存储器100的各步骤中所对应的剖面示意图。请参照图1A，形成第一介电层104于基板102上。基板102的材料可包括块材半导体基板(例如，硅基板)、化合物半导体基板(例如，IIIA-VA族半导体基板)、绝缘层上覆硅(silicon on insulator,SOI)基板等。基板102可为经掺杂或未经掺杂的半导体基板。在一些实施例中，基板102为硅基板。第一介电层104可为合适的介电材料，例如，氮化物、氧化物或氮氧化物。在一些实施例中，第一介电层104为氧化硅。

接着，形成多个底电极接触结构106于第一介电层104中。详细而言，可通过光掩膜层(未绘示)将第一介电层104图案化，以形成多个接触孔于第一介电层104中。接着，将导电材料填入接触孔中，并且通过平坦化制造工艺(例如，化学机械抛光制造工艺)移除位于第一介电层104上的多余的导电材料，以形成底电极接触结构106于第一介电层104中。在一些实施例中，底电极接触结构106为由导电层形成的单层结构，且导电层包括钨、铝、铜、其他合适的金属或上述的组合。在另一些实施例中，底电极接触结构106为双层结构，且包括衬层及导电层。衬层可改善导电层与基板102或第一介电层104的粘着性，且可避免金属原子扩散进入基板102或第一绝缘层104中。衬层的材料可包括钛、氮化钛、氮化钨、钽或氮化钽、其他合适的导电材料或上述的组合。

在形成底电极接触结构106之后，再次形成第一介电层104覆盖底电极接触结构106。接着，形成多个沟槽115于第一介电层104中。在上视图(例如，图2或图3)中，多个沟槽115彼此平行且沿着第一方向延伸，且沟槽115于后续步骤中被填满而形成底电极结构112。换言之，沟槽115的位置对应于底电极结构112的位置。如图1A所示，沟槽115形成于底电极接触结构106的正上方，且沟槽115暴露出底电极接触结构106的顶表面。可通过合适的干式刻蚀制造工艺形成沟槽115。

请参照图1B，形成多个彼此分离的底电极结构112于多个沟槽115中以分别地填满沟槽115。底电极结构112可通过底电极接触结构106与基板102中的其他元件(未绘示)电性连接。

请参照图1C，形成多个开口125于第一介电层104中，且每一个开口125位于两个沟槽115之间。在上视图(例如，图2或图3)中，在两个沟槽115之间具有多个开口125，且这些开口125沿着第一方向排列。开口125于后续步骤中被填满而形成电阻转态层114及顶电极结构116。亦即，开口125的位置对应于电阻转态层114及顶电极结构116的位置。形成开口125的制造工艺可与形成沟槽115的制造工艺相同或相似。

请参照图1D，顺应性地形成电阻转态层114于开口125的内侧表面上，且覆盖底电极结构112及第一介电层104。接着，形成顶电极结构116于电阻转态层114上且填满开口125。

通过对底电极结构112与顶电极结构116施加电压，可将电阻转态层114转换成不同的电阻状态。底电极结构112的材料与顶电极结构116的材料可各自独立地包括钛、钽、氮化钛、氮化钽、其他合适的导电材料或上述的组合。底电极结构112与顶电极结构116可各自独立地为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。在一些实施例中，底电极结构112为由氮化钛所形成的单层结构，且顶电极结构116为由钛所形成的单层结构。可各自独立地利用物理气相沉积制造工艺、化学气相沉积或其他合适的沉积制造工艺，以形成底电极结构112与顶电极结构116。

当对电阻式随机存取存储器施加形成电压或写入电压时，可在电阻转态层114中形成导电丝。因此，电阻转态层114由高电阻态转换为低电阻态。在一些实施例中，导电丝由等效正价氧空缺所形成。在另一些实施例中，导电丝由源自于顶电极结构116或底电极结构112的金属离子所形成。当施加抹除电压时，上述导电丝消失。因此，电阻转态层114由低电阻态转换为高电阻态。电阻转态层114的材料可为，例如，铝(Al)、铪(Hf)、铬(Cr)、铜(Cu)、钛(Ti)、钴(Co)、锌(Zn)、锰(Mo)、铌(Nb)、铁(Fe)、镍(Ni)、钨(W)、铅(Pb)、钽(Ta)、镧(La)、锆(Zr)等的金属氧化物；钛酸锶(SrTiO

请参照图1E，在形成顶电极结构116之后，进行平坦化制造工艺(例如，化学机械抛光制造工艺)，以使底电极结构112的顶表面、电阻转态层114的顶表面及顶电极结构116的顶表面共平面。在平坦化制造工艺之后，形成保护层132于第一介电层104上。保护层132可为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。在一些实施例中，保护层132为由氢气阻挡层及形成于氢气阻挡层上的间隔层所形成的双层结构。氢气阻挡层可避免氢气进入基板102中，因而可避免电阻式随机存取存储器的劣化或失效。氢气阻挡层的材料可为金属氧化物(例如，氧化铝)、金属氮化物、金属氮氮化物或上述的组合。间隔层可减少或避免存储器单元120a、120b在后续制造工艺中受到损伤。间隔层的材料可为氮化物或氮氧化物。在一些实施例中，保护层132为由氮化硅所形成的单层结构。

接着，形成第二介电层134于保护层132上，并且覆盖底电极结构112、电阻转态层114及顶电极结构116。第二介电层134的材料可与第一介电层104的材料相同或相似。接着，形成顶电极接触结构142于第二介电层134中，且位于顶电极结构116正上方。用以形成顶电极接触结构142的制造工艺与材料可与用以形成底电极接触结构106的制造工艺与材料相同或相似。在形成顶电极接触结构142之后，沉积导电材料于第二介电层134上并进行图案化，以形成导电线路144。导电线路144形成于顶电极接触结构142上，且与顶电极接触结构142电性连接。导电线路144的材料可为导电性良好的金属，例如，铜、铝、银或钨。因此，可提高存储器单元110的操作速度。之后，可进行其他现有技术中的制造工艺，以完成电阻式随机存取存储器100，在此不再详述。

在本实施例所提供的电阻式随机存取存储器100的制造方法中，不会对电阻转态层进行干式刻蚀制造工艺。因此，可大幅减少电阻转态层受到的损伤。如此一来，可大幅地改善电阻式随机存取存储器的可靠度与良率。

更详言之，当以干式刻蚀制造工艺形成沟槽115或开口125时，电阻转态层114尚未形成。因此，电阻转态层114不会受到干式刻蚀制造工艺的伤害。再者，如图1D所绘示，电阻转态层114是顺应性形成在开口125中，且不需要通过干式刻蚀制造工艺定义电阻转态层114的图案(亦即，从上视图中观察的图案)。换言之，电阻转态层114的所有表面皆未受到干式刻蚀。因此，可避免在电阻转态层114中产生无法控制的受损区域。

再者，在本实施例中，通过化学机械抛光制造工艺移除电阻转态层114，即可定义电阻转态层114的图案(从上视图中观察的图案，如图2或图3所绘示)。应可理解的是，在干式刻蚀制造工艺中，具有高能量的离子可能会进入电阻转态层114中很深的区域。由于受损区域的深度取决于离子具有的能量，因此，无法控制受损区域的位置、面积与深度。另一方面，若是化学机械抛光制造工艺造成损伤，由于抛光粒子难以进入电阻转态层114中较深的区域。因此，即使化学机械抛光制造工艺造成电阻转态层114的损伤，这些损伤只会存在于很接近电阻转态层114的表面的区域。换言之，相较于干式刻蚀制造工艺，化学机械抛光制造工艺对电阻转态层114的表面造成的损伤程度很轻微。

请参照图1E，在一些实施例中，提供一种电阻式随机存取存储器100。电阻式随机存取存储器100包括形成于基板102上的第一介电层104及两个存储器单元102a、120b。存储器单元102a、120b包括两个彼此分离的底电极结构112、一个电阻转态层114及一个顶电极结构116。两个底电极结构112分别填满位于第一介电层104中的两个沟槽115(绘示于图1A)。电阻转态层114顺应性地形成于位于第一介电层104中的开口125(绘示于图1C)的表面，且开口125位于两个底电极结构112之间。顶电极结构116位于电阻转态层114上且填满开口125。电阻式随机存取存储器100亦包括保护层132、第二介电层134、两个底电极接触结构106、两个顶电极接触结构142及导电线路144。保护层132位于第一介电层104与第二介电层134之间。第二介电层134覆盖底电极结构112、电阻转态层114及顶电极结构116。两个底电极接触结构106位于第一介电层104中。每一个底电极接触结构106位于基板102与一个对应的底电极结构112之间，且每一个底电极接触结构106与一个对应的底电极结构112电性连接。顶电极接触结构142位于第二介电层134中且位于顶电极结构116的正上方。顶电极接触结构142与顶电极结构116电性连接。导电线路144位于第二介电层134上且与顶电极接触结构142电性连接。

请参照图1E，沿着平行于基板表面的第二方向(例如，从图1E的左侧往右侧的方向)，存储器单元102a依序具有底电极结构112、电阻转态层114及顶电极结构116，且存储器单元102b依序具有顶电极结构116、电阻转态层114及底电极结构112。换言之，两个彼此独立的存储器单元102a与存储器单元102b共用同一个顶电极结构116，且存储器单元102a的电阻转态层114与存储器单元102b的电阻转态层114是彼此相连的。换言之，存储器单元102a及102b是分别是水平式存储器单元，而非传统的垂直式存储器单元(亦即，由下而上堆叠配置的底电极层、电阻转态层及顶电极层)。由于存储器单元102a及102b是水平式存储器单元，因此可通过在第一介电层104中形成沟槽115或开口125，而定义存储器单元102a及102b的位置、形状与尺寸。如此一来，不需要对电阻转态层114进行干式刻蚀制造工艺。因此，可大幅减少电阻转态层114受到的损伤，且可大幅地改善电阻式随机存取存储器的可靠度与良率。

请参照图1E，电阻转态层114具有U型的剖面轮廓，且此剖面轮廓包括彼此相连的两个垂直部分及一个水平部分。一般而言，大部分的导电路径会形成于电阻转态层与底电极、顶电极的重叠区域。因此，当对存储器单元102a施加电压时，导电路径会形成于电阻转态层114左侧的垂直部分之中。另一方面，当对存储器单元102b施加电压时，导电路径会形成于电阻转态层114右侧的垂直部分之中。此外，于一实施例中，由于开口125的深度大于沟槽115的深度，单独就位于开口125的底部的电阻转态层114的水平部分而言，底电极结构112无法在电阻转态层114的水平部分上形成正投影，使得在电阻转态层114的水平部分中几乎不会形成导电路径。因此，即使存储器单元102a的电阻转态层114与存储器单元102b的电阻转态层114彼此相连，亦可避免存储器单元102a与存储器单元102b互相干扰。如此一来，可进一步改善产品的可靠度。为了实现此目的，可使底电极结构112的底表面高于或齐平于顶电极结构116的底表面。在一些实施例中，底电极结构112具有第一厚度T1，顶电极结构116具有第二厚度T2，且第二厚度T2大于第一厚度T1，如图1E所绘示。

为了使底电极结构112的底表面高于或齐平于顶电极结构116的底表面，并且降低刻蚀及填充开口125所需的时间与成本，可将开口125的深度相对于沟槽115的深度的比值控制在适当的范围。请参照图1A及图1C，沟槽115具有第一深度D1，开口125具有第二深度D2，且第二深度D2大于第一深度D1。在一些实施例中，第二深度D2相对于第一深度D1的比值D2/D1为1.1-2.0。在另一些实施例中，第二深度D2相对于第一深度D1的比值D2/D1为1.2-1.8。

一般而言，为了提升存储器单元的效能，会增加电阻转态层中能够形成导电路径的有效区域(亦即，顶电极在电阻转态层的正投影与底电极在电阻转态层的正投影的重叠区域)。对垂直式存储器单元而言，为了增加能够形成导电路径的有效区域，需要增加存储器单元在基板上所占用的面积。如此将会降低基板的可用面积以及元件密度，因而不利于存储器装置的微小化。相较之下，对于本实施例所提供的电阻式随机存取存储器100而言，只要增加沟槽115的深度与开口125的深度，即可增加电阻转态层114中能够形成导电路径的有效区域。因此，不会降低基板的可用面积以及元件密度，因而有利于存储器装置的微小化。

此外，在本实施例中，底电极结构112形成于沟槽115中，且电阻转态层114及顶电极结构116形成于开口125中。相较于将底电极结构112、电阻转态层114及顶电极结构116全部形成于同一个沟槽(或开口)的情况，可降低填充沟槽(或开口)的困难度。换言之，即使沟槽115及开口125具有较高的深宽比，也能够减少或避免发生于底电极结构112或顶电极结构116中的引线孔。因此，本实施例所提供的电阻式随机存取存储器100可进一步改善存储器装置的良率。

为了有利于电阻式随机存取存储器的微小化，并且降低填充沟槽115及开口125的困难度，可将沟槽115及开口125的深宽比控制在适当的范围。请参照图1A及图1C，沟槽115具有第一深度D1及第一宽度W1，且开口125具有第二深度D2及第二宽度W2。在一些实施例中，第一深度D1相对于第一宽度W1的比值D1/W1为1-10，且第二深度D2相对于第二宽度W2的比值D2/W2为2-20。在另一些实施例中，第一深度D1相对于第一宽度W1的比值D1/W1为3-6，且第二深度D2相对于第二宽度W2的比值D2/W2为6-12。

此外，在现有技术中的垂直式存储器单元中，底电极层及顶电极层的厚度很薄。因此，用以形成底电极接触结构(或顶电极接触结构)的导电材料(例如，铜)有可能会穿过底电极层(或顶电极层)而扩散进入电阻转态层中，进而降低存储器装置的效能及良率。请参照图1E，在本实施例中，顶电极接触结构142在基板102的顶表面上的正投影与每一个底电极接触结构106在基板102的顶表面上的正投影不重叠。从图1E可以理解的是，相较于现有技术中的垂直式存储器单元，本实施例的底电极接触结构106(或顶电极接触结构142)与电阻转态层114中的有效区域之间距离变得较远。因此，可明显减少用以形成底电极接触结构106(或顶电极接触结构142)与顶电极接触结构142的导电材料扩散进入电阻转态层中，进而改善存储器装置的效能及良率。

图2为图1A至图1E的电阻式随机存取存储器100的上视示意图，且图1A至图1E是沿着图2中的剖线A-A’所绘制。请参照图2，在上视图中，顶电极结构116为矩形。每一个顶电极结构116位于两个彼此独立的底电极结构112之间。换言之，在本实施例中，两个彼此独立的存储器单元102a与存储器单元102b共用同一个顶电极结构116。因此，相较于每一个存储器单元都具有一个顶电极的情况，可大幅增加存储器单元的密度。如此一来，可更有利于电阻式随机存取存储器的微小化。可理解的是，图2所绘示的存储器单元的数量及形状仅用于说明，并非用以限定本发明。举例而言，在一些实施例中，在上视图中，顶电极结构116为圆形，如图3所绘示。在另一些实施例中，在上视图中，顶电极结构116可为其他形状。

图4为本发明一些实施例的电阻式随机存取存储器200的剖面示意图。图4所示的电阻式随机存取存储器200与图1E所示的电阻式随机存取存储器100相似，差异在于图4具有额外的功能层152。为了简化说明，关于相同于图1E所绘示的元件及其形成制造工艺步骤，在此不再详述。

请参照图4，功能层152位于电阻转态层114与顶电极结构116之间。可在形成图1D的电阻转态层114之后，且在形成顶电极结构116之前，顺应性地形成功能层152于开口125中。功能层152可为氧离子储存层、阻挡层或上述的组合。在一些实施例中，功能层152为氧离子储存层，且可用于储存来自于电阻转态层114中的氧离子。氧离子储存层的材料可包括钛、钽、氮化钛、氮化钽、其他合适的导电材料或上述的组合。在一些实施例中，功能层152为阻挡层，且可用于阻挡氧离子进入顶电极结构116中。阻挡层的材料可包括，例如，氧化铝(Al

图5为本发明一些实施例的电阻式随机存取存储器300的剖面示意图。图5所示的电阻式随机存取存储器300与图4所示的电阻式随机存取存储器200相似，差异在于图5的功能层152位置不同。为了简化说明，关于相同于图1E及图4所绘示的元件及其形成制造工艺步骤，在此不再详述。

请参照图5，功能层152位于电阻转态层114与第一介电层104之间。可在形成图1C的开口125之后，且在形成图1D的电阻转态层114之前，顺应性地形成功能层152于开口125中。功能层152可为氧离子储存层、阻挡层或上述的组合。关于氧离子储存层及阻挡层的功能及材料，在此不再详述。

图6为本发明一些实施例的电阻式随机存取存储器400的剖面示意图。图6所示的电阻式随机存取存储器400与图1E所示的电阻式随机存取存储器100相似，差异在于图6具有额外的第一功能层152及第二功能层154。为了简化说明，关于相同于图1E所绘示的元件及其形成制造工艺步骤，在此不再详述。

请参照图6，第一功能层152位于电阻转态层114与第一介电层104之间，且第二功能层154位于电阻转态层114与顶电极结构116之间。可在形成图1C的开口125之后，依序且顺应性地形成第一功能层152、电阻转态层114及第二功能层154于开口125中。第一功能层152及第二功能层154可为氧离子储存层、阻挡层或上述的组合。关于氧离子储存层及阻挡层的功能及材料，在此不再详述。

综上所述，在本发明实施例所提供的电阻式随机存取存储器的制造方法中，不会对电阻转态层进行干式刻蚀制造工艺。因此，可大幅减少电阻转态层受到的损伤。如此一来，可大幅地改善电阻式随机存取存储器的可靠度与良率。再者，在本发明实施例所提供的电阻式随机存取存储器中，存储器单元是水平式存储器单元，且两个彼此分离的存储器单元共用同一个顶电极。因此，可大幅增加存储器单元的密度。如此一来，可有利于电阻式随机存取存储器的微小化。

虽然本发明已以多个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。