一种自适应线序调整方法、装置、设备、系统及存储介质

技术领域

本发明属于差分信号收发技术领域，具体地涉及一种自适应线序调整方法、装置、设备、系统及存储介质。

背景技术

在传统通信技术中，若要在两个组件之间使用差分信号来进行数据传输(包括有线传输或者无线传输)，需要先将两个组件连接端部的差分线分别焊接在对应的电路上，然后由信号发送端组件将待发数据处理成差分信号，并通过差分线将该差分信号传输至信号接收端组件，再然后由信号接收端组件将该差分信号还原处理为接收数据，并通过检测该接收数据来判断线序是否正确，如果判定线序正确，则正常还原处理后续接收的差分信号，以便获取正确的接收数据，而如果判定线序不正确，则需要拆除之前的焊接，调整线序，再重新焊接。然而在实际工况中，这种差分线焊接方式出错概率很高，会导致需要经常返工，进而使生产效率极低。

发明内容

为了解决在实际工况中因差分线焊接方式出错概率很高而需要经常返工和导致生产效率极低的问题，本发明目的在于提供一种自适应线序调整方法、装置、终端设备、通信系统及计算机可读存储介质，可从软件角度来判断差分线焊接是否出错，并在判定出错时可通过信号还原处理方式的改变，自适应地完成在软件层面上的线序调整，得到正常线序的接收数据，进而无需返工重新焊接，可大大提高生产效率，便于实际应用和推广。

第一方面，本发明提供了一种自适应线序调整方法，应用于信号接收端的控制器中，包括：

获取来自信号发送端的且以差分信号形式传输的串行信号；

对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数；

根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，其中，所述待验线序判断码为一个所述多比特并行数据；

判断所述待验线序判断码是否等于所述信号发送端的已知线序判断码，其中，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-；

若否，则对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据。

基于上述发明内容，提供了一种在软件层面上实现自适应线序调整的方案，即在获取来自信号发送端的且以差分信号形式传输的串行信号后，先对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的若干个多比特并行数据，然后根据所述信号发送端的同步信息规则，从所述若干个多比特并行数据中提取出位于同步信息中的待验线序判断码，再然后利用已知线序判断码所具有运行差异正值RD+在比特位取反后不等于运行差异负值RD-的特点，通过比较所述待验线序判断码与所述已知线序判断码，可实现从软件角度来判断差分线焊接是否出错的目的，并在判定出错时可通过信号还原处理方式的改变，自适应地完成在软件层面上的线序调整，得到正常线序的接收数据，进而无需返工重新焊接，可大大提高生产效率，便于实际应用和推广。

在一个可能的设计中，根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，包括：

从所述M个多比特并行数据中获取至少两个多比特并行数据，其中，所述至少两个多比特并行数据中的且在时序上所有相邻的两个多比特并行数据在所述M个多比特并行数据中都分别间隔有N+K-1个所述多比特并行数据，K取值为二；

判断所述至少两个多比特并行数据中的各个多比特并行数据是否均等于所述信号发送端的已知同步判断码，其中，所述已知同步判断码的运行差异正值RD+在比特位取反后等于所述已知同步判断码的运行差异负值RD-；

若是，则从所述M个多比特并行数据中提取出在时序上位于所述至少两个多比特并行数据中任意一个多比特并行数据之后的一个相邻多比特并行数据，以便得到位于所述同步信息中的待验线序判断码。

基于前述可能设计，可以在具有最少同步信息含量的前提下，实现从若干个多比特并行数据中精确识别出同步信息首码并提取得到待验线序判断码的目的，进而可有效提升业务信息在差分信号中的占比，以及提升业务数据传送速度，并保障接收同步作用。

在一个可能的设计中，当所述多比特并行数据为八比特并行数据时，所述已知线序判断码为8B/10B编码中的D码，所述已知同步判断码为所述8B/10B编码中的K码。

在一个可能的设计中，所述D码为D16.2码，所述K码为K28.7码。

第二方面，本发明提供了一种自适应线序调整装置，布置于信号接收端的控制器中，包括有串行信号获取单元、转化解码处理单元、线序判断码提取单元、判断单元和线序调整执行单元；

所述串行信号获取单元，用于获取来自信号发送端的且以差分信号形式传输的串行信号；

所述转化解码处理单元，通信连接所述串行信号获取单元，用于对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数；

所述线序判断码提取单元，通信连接所述转化解码处理单元，用于根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，其中，所述待验线序判断码为一个所述多比特并行数据；

所述判断单元，通信连接所述线序判断码提取单元，用于判断所述待验线序判断码是否等于所述信号发送端的已知线序判断码，其中，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-；

所述线序调整执行单元，分别通信连接所述转化解码处理单元和所述判断单元，用于在判定所述待验线序判断码不等于所述信号发送端的已知线序判断码时，指示所述转化解码处理单元对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据。

在一个可能的设计中，所述线序判断码提取单元包括有依次通信连接的并行数据获取子单元、判断子单元和并行数据提取子单元；

所述并行数据获取子单元，用于从所述M个多比特并行数据中获取至少两个多比特并行数据，其中，所述至少两个多比特并行数据中的且在时序上所有相邻的两个多比特并行数据在所述M个多比特并行数据中都分别间隔有N+K-1个所述多比特并行数据，K取值为二；

所述判断子单元，用于判断所述至少两个多比特并行数据中的各个多比特并行数据是否均等于所述信号发送端的已知同步判断码，其中，所述已知同步判断码的运行差异正值RD+在比特位取反后等于所述已知同步判断码的运行差异负值RD-；

所述并行数据提取子单元，用于在判定所述至少两个多比特并行数据中的各个多比特并行数据均等于所述信号发送端的已知同步判断码时，从所述M个多比特并行数据中提取出在时序上位于所述至少两个多比特并行数据中任意一个多比特并行数据之后的一个相邻多比特并行数据，以便得到位于所述同步信息中的待验线序判断码。

第三方面，本发明提供了一种终端设备，包括有通信相连的存储器和控制器，其中，所述存储器用于存储计算机程序，所述控制器用于读取所述计算机程序，执行如第一方面或第一方面中任意可能设计所述的自适应线序调整方法。

第四方面，本发明提供了一种通信系统，包括有信号发送端组件和信号接收端组件，其中，所述信号接收端组件包括有通信相连的差分信号接收电路和信号接收控制器，所述差分信号接收电路通过差分信号传输链路通信连接所述信号发送端组件，所述信号接收控制器包括有通信相连的转化解码处理模块和数据接收模块；

所述信号发送端组件，用于通过所述差分信号传输链路向所述差分信号接收电路发送差分信号；

所述差分信号接收电路，用于对接收到的所述差分信号进行电路处理，得到串行信号，并将所述串行信号输入所述控制器中的转化解码处理模块；

所述转化解码处理模块，用于对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数；

所述数据接收模块，用于接收来自所述转化解码处理模块的所有多比特并行数据，并根据所述信号发送端组件的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，然后在判定所述待验线序判断码不等于所述信号发送端组件的已知线序判断码时，指示所述转化解码处理模块对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据，其中，所述待验线序判断码为一个所述多比特并行数据，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-。

在一个可能的设计中，所述信号发送端组件包括有通信相连的信号发送控制器和差分信号发送电路，其中，所述信号发送控制器包括有通信相连的数据发送模块和编码转化处理模块，所述差分信号发送电路通过所述差分信号传输链路通信连接所述差分信号接收电路；

所述数据发送模块，用于生成包含有所述同步信息和所述业务信息的待发数据，并将所述待发数据传送至所述编码转化处理模块，其中，所述同步信息包含有所述已知线序判断码；

所述编码转化处理模块，用于对所述待发数据依次进行编码处理和串行转化处理，得到待发串行信号，并将所述待发串行信号输出至所述差分信号发送电路；

所述差分信号发送电路，用于对所述待发串行信号进行电路处理，得到待发差分信号，并通过所述差分信号传输链路将所述待发差分信号传输至所述差分信号接收电路。

第五方面，本发明提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有指令，当所述指令在计算机上运行时，执行如上第一方面或第一方面中任意可能设计所述的自适应线序调整方法。

第六方面，本发明提供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如上第一方面或第一方面中任意可能设计所述的自适应线序调整方法。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的自适应线序调整方法的流程示意图。

图2是本发明提供的在自适应线序调整方法中多比特并行数据的时序示例图。

图3是本发明提供的多比特并行数据在10B/8B解码前的处理过程示例图，其中，图3(a)示出了当在前已编码数据存在位“0”比位“1”多情况时的处理过程，图3(b)示出了当在前已编码数据存在位“1”比位“0”多情况时的处理过程。

图4是本发明提供的自适应线序调整装置的结构示意图。

图5是本发明提供的终端设备的结构示意图。

图6是本发明提供的通信系统的结构示意图。

具体实施方式

下面结合附图及具体实施例来对本发明作进一步阐述。在此需要说明的是，对于这些实施例方式的说明虽然是用于帮助理解本发明，但并不构成对本发明的限定。本文公开的特定结构和功能细节仅用于描述本发明示例的实施例。然而，可用很多备选的形式来体现本发明，并且不应当理解为本发明限制在本文阐述的实施例中。

应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。

应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。

如图1所示，本实施例第一方面提供的所述自适应线序调整方法，可应用于信号接收端的控制器中，并由具有一定计算资源的该控制器执行，例如由终端设备中的微控制单元(Microcontroller Unit，MCU)、微处理器、现场可编程逻辑门阵列器件(FieldProgrammable Gate Array，FPGA)和复杂可编程逻辑器件(Complex Programmable LogicDevice，CPLD)等数字处理器件执行，以便在获取来自信号发送端的且以差分信号形式传输的串行信号后，可从软件角度来判断差分线焊接是否出错，并在判定出错时可通过信号还原处理方式的改变，自适应地完成在软件层面上的线序调整，得到正常线序的接收数据，进而无需返工重新焊接，可大大提高生产效率，便于实际应用和推广。如图1所示，所述自适应线序调整方法，可以但不限于包括有如下步骤S1～S5。

S1.获取来自信号发送端的且以差分信号形式传输的串行信号。

在所述步骤S1中，所述串行信号可由所述信号接收端的差分信号接收电路在对来自所述信号发送端的差分信号进行电路处理后得到，并输入所述控制器以实现获取目的，其中，具体电路处理方式为现有常规的差分信号接收处理方式，例如基于比较器对两路差分信号进行比较处理以及进行差分转单端处理，等等。此外，所述串行信号以差分信号形式传输是指在信号传输过程中，需先将所述串行信号电路处理为两路差分信号(具体为现有常规的差分信号发送处理方式，例如对所述串行信号进行信号放大处理和单端信号转差分处理等)，然后在两根差分线(可以是有线链路方式，也可以是无线链路方式)上分别传输一路差分信号，最后在接收到两路差分信号时经电路处理还原成串行信号。

S2.对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数。

在所述步骤S2中，所述并行转化处理是一种与在所述串行信号发送时的串行转化处理行为相对应的还原处理行为，用于将所述串行信号中的且用电平表示的01数据(例如高电平表示1，低电平表示0)转化还原成多路并行的01数据；所述解码处理是一种与在所述串行信号发送时的编码处理行为相对应的还原处理行为，用于将所述多路并行的01数据解码还原为多比特并行数据(一般具体是将高比特位数的多比特并行数据解码还原为低比特位数的多比特并行数据，例如将十比特并行数据解码还原为八比特并行数据)；前述两种还原处理方式均为现有常规的映射关系处理方式。以所述多比特并行数据为八比特并行数据(即一个多比特并行数据表示一个字节Byte的数据)为例，若采用8B/10B编码方式(一种将八比特数据编码为十比特数据的现有编码方式)进行数据编码以及采用10B/8B解码方式(一种对应8B/10B编码方式且将十比特数据解码还原为八比特数据的现有解码方式)进行数据解码，所述时序连续的M个多比特并行数据可如图2所示，对应的并行转化处理和解码处理过程可如图3所示。此外，M的取值不定，可在满足最低数值条件(即不小于N+2*K)后，每得到一个所述多比特并行数据后就执行一次后续步骤S3，直到提取出位于所述同步信息中的线序判断码；所述同步信息和所述业务信息均为现有术语，前者包含有用于在信号接收端进行信号同步的所需数据，后者包含有实际需要传输的业务数据。

S3.根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，其中，所述待验线序判断码为一个所述多比特并行数据。

在所述步骤S3中，提取出所述待验线序判断码的关键在于从所述M个多比特并行数据如何识别出所述同步信息以及已知线序判断码在所述同步信息中的位置已知(即作为所述同步信息规则的内容之一)，具体提取过程可以基于现有常规识别方式实现从所述M个多比特并行数据中识别出所述同步信息，然后根据所述已知线序判断码在所述同步信息中的已知位置提取得到所述待验线序判断码。

S4.判断所述待验线序判断码是否等于所述信号发送端的已知线序判断码，其中，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-。

在所述步骤S4中，所述已知线序判断码会在所述信号发送端对待发数据进行编码前添加到所述同步信息中的指定位置，以便基于所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出所述待验线序判断码。所述运行差异正值RD+和所述运行差异负值RD-为现有编码/解码技术的常用术语，其中，所述运行差异正值RD+是指在编码某个数字码时若前面所有已编码数据的不一致性累积状态(即运行不一致性，Runing Disparity，简写RD)为位“1”比位“0”多时对应该数字码的编码结果，也可用“+1”简化表示；所述运行差异负值RD-是指在编码某个数字码时若前面所有已编码数据的不一致性累积状态为位“0”比位“1”多时对应该数字码的编码结果，也可用“-1”简化表示。以所述多比特并行数据为八比特并行数据为例，若采用8B/10B编码方式进行数据编码及采用10B/8B解码方式进行数据解码，则所述已知线序判断码可采用8B/10B编码中的且满足运行差异正值RD+在比特位取反后不等于运行差异负值RD-的D码，如下表1所示的部分D码：

表1.在8B/10B编码中部分D码的运行差异正值RD+和运行差异负值RD-

如上表1所示，所述D码可以具体但不限于采用D16.2码,即采用OX50或“01010000”，其对应的运行差异正值RD+为“1001000101”，对应的运行差异负值RD-为“0110110101”，可以满足运行差异正值RD+在比特位取反后不等于运行差异负值RD-这一条件。由于所述已知线序判断码具有运行差异正值RD+在比特位取反后不等于运行差异负值RD-的特点，因此若差分线存在线序错误，则基于接收到的两路差分信号依次经电路处理、并行转化处理、解码处理和数据码提取处理后所得的待验线序判断码必然不与所述已知线序判断码相等，反之则必然相等，因此所述待验线序判断码是否等于所述已知线序判断码可以作为判别线序是否正常的判断依据，以便在判定线序非正常时进行线序调整。

S5.若否，则对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据。

在所述步骤S5中，由于已确定线序错误/非正常，因此先通过对后续接收的所述串行信号进行取反处理，可以先在软件层面上纠正因两差分线存在线序错误/非正常而导致的错误串行信号，然后再经过转化及解码的处理，即可自适应完成线序调整，得到正常线序的接收数据。此外，若判定所述待验线序判断码等于所述已知线序判断码，则确定线序正常，表明当前接收到的多比特并行数据即为正常线序的接收数据，无需再进行线序调整。

由此基于前述步骤S1～S5所描述的自适应线序调整方法，提供了一种在软件层面上实现自适应线序调整的方案，即在获取来自信号发送端的且以差分信号形式传输的串行信号后，先对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的若干个多比特并行数据，然后根据所述信号发送端的同步信息规则，从所述若干个多比特并行数据中提取出位于同步信息中的待验线序判断码，再然后利用已知线序判断码所具有运行差异正值RD+在比特位取反后不等于运行差异负值RD-的特点，通过比较所述待验线序判断码与所述已知线序判断码，可实现从软件角度来判断差分线焊接是否出错的目的，并在判定出错时可通过信号还原处理方式的改变，自适应地完成在软件层面上的线序调整，得到正常线序的接收数据，进而无需返工重新焊接，可大大提高生产效率，便于实际应用和推广。

本实施例在前述第一方面的技术方案基础上，还提供了一种如何提取待验线序判断码的可能设计一，即根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，包括但不限于有如下步骤S31～S33。

S31.从所述M个多比特并行数据中获取至少两个多比特并行数据，其中，所述至少两个多比特并行数据中的且在时序上所有相邻的两个多比特并行数据在所述M个多比特并行数据中都分别间隔有N+K-1个所述多比特并行数据，K取值为二。

在所述步骤S31中，举例的，如图2所示，可将右数第1个多比特并行数据和第N+3个多比特并行数据等作为所述至少两个多比特并行数据，也可以将右数第2个多比特并行数据和第N+4个多比特并行数据等作为所述至少两个多比特并行数据，还可以将右数第3个多比特并行数据和第N+5个多比特并行数据等作为所述至少两个多比特并行数据，等等。此外，K取值为二，表示所述同步信息中除所述已知线序判断码之外，还包含有一个用于在信号接收端进行信号同步的多比特并行数据(即后续的已知同步判断码)。

S32.判断所述至少两个多比特并行数据中的各个多比特并行数据是否均等于所述信号发送端的已知同步判断码，其中，所述已知同步判断码的运行差异正值RD+在比特位取反后等于所述已知同步判断码的运行差异负值RD-。

在所述步骤S32中，由于所述已知同步判断码具有运行差异正值RD+在比特位取反后等于运行差异负值RD-的特点，因此即使差分线存在线序错误，也可以在基于接收到的两路差分信号依次经电路处理、并行转化处理、解码处理和数据码提取处理后，使所得的对应多比特并行数据依然等于所述已知同步判断码，进而使得所述至少两个多比特并行数据中的各个多比特并行数据是否均等于所述已知同步判断码，可以作为所述各个多比特并行数据是否为所述同步信息中首码的判断依据，以便在判定为首码时，可以基于所述已知同步判断码与所述已知线序判断码在所述同步信息中的位置关系，从所述M个多比特并行数据中提取出与所述已知线序判断码对应的待验线序判断码。同样以所述多比特并行数据为八比特并行数据为例，若采用8B/10B编码方式进行数据编码及采用10B/8B解码方式进行数据解码，则所述已知同步判断码可采用8B/10B编码中的且满足运行差异正值RD+在比特位取反后等于运行差异负值RD-的K码，如下表2所示的部分K码：

表2.在8B/10B编码中部分K码的运行差异正值RD+和运行差异负值RD-

如上表2所示，所述K码可以具体但不限于采用K28.7码,即采用OXFC或“11111100”，其对应的运行差异正值RD+为“1100000111”，对应的运行差异负值RD-为“0011111000”，可以满足运行差异正值RD+在比特位取反后等于运行差异负值RD-这一条件。此外，考虑业务信息中也可能存在离散的OXFC或“11111100”，因此所述至少两个多比特并行数据的个数应尽可能的多，以便排除因存在离散的OXFC或“11111100”而导致误判同步信息首码的情况。

S33.若是，则从所述M个多比特并行数据中提取出在时序上位于所述至少两个多比特并行数据中任意一个多比特并行数据之后的一个相邻多比特并行数据，以便得到位于所述同步信息中的待验线序判断码。

在所述步骤S33中，由于所述同步信息包含有两个多比特并行数据且首码已确定，因此在所述M个多比特并行数据中位于首码之后的相邻多比特并行数据，即为与所述已知线序判断码对应的待验线序判断码，如图2所示，右数第2个和第N+4个多比特并行数据可以分别独立地作为所述待验线序判断码。此外，若判定所述至少两个多比特并行数据中至少有一个多比特并行数据不等于所述信号发送端的已知同步判断码，则不能将所述至少两个多比特并行数据中任意一个多比特并行数据作为同步信息首码，需要重新获取不同的所述至少两个多比特并行数据，然后重新执行步骤S32～S33，直到提取到所述待验线序判断码。

由此基于前述步骤S31～S33所描述的可能设计一，可以在具有最少同步信息含量的前提下，实现从若干个多比特并行数据中精确识别出同步信息首码并提取得到待验线序判断码的目的，进而可有效提升业务信息在差分信号中的占比，以及提升业务数据传送速度，并保障接收同步作用。

如图4所示，本实施例第二方面提供了一种实现第一方面或第一方面中任一可能设计所述的自适应线序调整方法的虚拟装置，布置于信号接收端的控制器中，包括有串行信号获取单元、转化解码处理单元、线序判断码提取单元、判断单元和线序调整执行单元；

所述串行信号获取单元，用于获取来自信号发送端的且以差分信号形式传输的串行信号；

所述转化解码处理单元，通信连接所述串行信号获取单元，用于对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数；

所述线序判断码提取单元，通信连接所述转化解码处理单元，用于根据所述信号发送端的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，其中，所述待验线序判断码为一个所述多比特并行数据；

所述判断单元，通信连接所述线序判断码提取单元，用于判断所述待验线序判断码是否等于所述信号发送端的已知线序判断码，其中，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-；

所述线序调整执行单元，分别通信连接所述转化解码处理单元和所述判断单元，用于在判定所述待验线序判断码不等于所述信号发送端的已知线序判断码时，指示所述转化解码处理单元对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据。

在一种可能设计中，所述线序判断码提取单元包括有依次通信连接的并行数据获取子单元、判断子单元和并行数据提取子单元；

所述并行数据获取子单元，用于从所述M个多比特并行数据中获取至少两个多比特并行数据，其中，所述至少两个多比特并行数据中的且在时序上所有相邻的两个多比特并行数据在所述M个多比特并行数据中都分别间隔有N+K-1个所述多比特并行数据，K取值为二；

所述判断子单元，用于判断所述至少两个多比特并行数据中的各个多比特并行数据是否均等于所述信号发送端的已知同步判断码，其中，所述已知同步判断码的运行差异正值RD+在比特位取反后等于所述已知同步判断码的运行差异负值RD-；

所述并行数据提取子单元，用于在判定所述至少两个多比特并行数据中的各个多比特并行数据均等于所述信号发送端的已知同步判断码时，从所述M个多比特并行数据中提取出在时序上位于所述至少两个多比特并行数据中任意一个多比特并行数据之后的一个相邻多比特并行数据，以便得到位于所述同步信息中的待验线序判断码。

本实施例第二方面提供的前述装置的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任一可能设计所述的自适应线序调整方法，于此不再赘述。

如图5所示，本实施例第三方面提供了一种执行第一方面或第一方面中任一可能设计所述自适应线序调整方法的终端设备，包括有通信相连的存储器和控制器，其中，所述存储器用于存储计算机程序，所述控制器用于读取所述计算机程序，执行如第一方面或第一方面中任一可能设计所述的自适应线序调整方法。具体举例的，所述存储器可以但不限于包括随机存取存储器(Random-Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)、闪存(Flash Memory)、先进先出存储器(First Input First Output，FIFO)和/或先进后出存储器(First Input Last Output，FILO)等等；所述控制器可以但不限于采用型号为STM32F105系列的微控制器。此外，所述终端设备还可以但不限于包括有电源模块、显示屏和其它必要的部件。

本实施例第三方面提供的前述终端设备的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任一可能设计所述的自适应线序调整方法，于此不再赘述。

如图6所示，本实施例第四方面提供了一种采用第一方面或第一方面中任一可能设计所述自适应线序调整方法的通信系统，包括有信号发送端组件和信号接收端组件，其中，所述信号接收端组件包括有通信相连的差分信号接收电路和信号接收控制器，所述差分信号接收电路通过差分信号传输链路通信连接所述信号发送端组件，所述信号接收控制器包括有通信相连的转化解码处理模块和数据接收模块；

所述信号发送端组件，用于通过所述差分信号传输链路向所述差分信号接收电路发送差分信号；

所述差分信号接收电路，用于对接收到的所述差分信号进行电路处理，得到串行信号，并将所述串行信号输入所述控制器中的转化解码处理模块；

所述转化解码处理模块，用于对所述串行信号依次进行并行转化处理和解码处理，得到时序连续的M个多比特并行数据，其中，M为不小于N+2*K的正整数，N为正整数且表示在时序上介于前后两同步信息之间的业务信息的多比特并行数据总个数，K为不小于二的正整数且表示所述同步信息的多比特并行数据总个数；

所述数据接收模块，用于接收来自所述转化解码处理模块的所有多比特并行数据，并根据所述信号发送端组件的同步信息规则，从所述M个多比特并行数据中提取出位于所述同步信息中的待验线序判断码，然后在判定所述待验线序判断码不等于所述信号发送端组件的已知线序判断码时，指示所述转化解码处理模块对后续接收的所述串行信号进行先取反再并行转化及解码的处理，以便完成线序调整，得到正常线序的接收数据，其中，所述待验线序判断码为一个所述多比特并行数据，所述已知线序判断码的运行差异正值RD+在比特位取反后不等于所述已知线序判断码的运行差异负值RD-。

在一种可能设计中，所述信号发送端组件包括有通信相连的信号发送控制器和差分信号发送电路，其中，所述信号发送控制器包括有通信相连的数据发送模块和编码转化处理模块，所述差分信号发送电路通过所述差分信号传输链路通信连接所述差分信号接收电路；

所述数据发送模块，用于生成包含有所述同步信息和所述业务信息的待发数据，并将所述待发数据传送至所述编码转化处理模块，其中，所述同步信息包含有所述已知线序判断码；

所述编码转化处理模块，用于对所述待发数据依次进行编码处理和串行转化处理，得到待发串行信号，并将所述待发串行信号输出至所述差分信号发送电路；

所述差分信号发送电路，用于对所述待发串行信号进行电路处理，得到待发差分信号，并通过所述差分信号传输链路将所述待发差分信号传输至所述差分信号接收电路。

本实施例第四方面提供的前述通信系统的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任一可能设计所述的自适应线序调整方法，于此不再赘述。

本实施例第五方面提供了一种存储包含第一方面或第一方面中任一可能设计所述自适应线序调整方法的指令的计算机可读存储介质，即所述计算机可读存储介质上存储有指令，当所述指令在计算机上运行时，执行如第一方面或第一方面中任一可能设计所述的自适应线序调整方法。其中，所述计算机可读存储介质是指存储数据的载体，可以但不限于包括软盘、光盘、硬盘、闪存、优盘和/或记忆棒(Memory Stick)等计算机可读存储介质，所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。

本实施例第五方面提供的前述计算机可读存储介质的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任一可能设计所述的自适应线序调整方法，于此不再赘述。

本实施例第六方面提供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如第一方面或第一方面中任一可能设计所述的自适应线序调整方法。其中，所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。

最后应说明的是，本发明不局限于上述可选的实施方式，任何人在本发明的启示下都可得出其他各种形式的产品。上述具体实施方式不应理解成对本发明的保护范围的限制，本发明的保护范围应当以权利要求书中界定的为准，并且说明书可以用于解释权利要求书。