延时电路、版图以及实现不同延时的方法

存储系统运行期间涉及到多种信号的传输，如数据信号、时钟信号或者命令/地址信号等，这些信号的传输路径上通常会设计一些延时电路，且在不同的传输路径上或者不同的运行期间延时电路对信号的延时存在不同。

因此，存在设计一种可满足不同延时需求的延时电路的需求。

发明内容

本公开实施例提供一种延时电路、版图以及实现不同延时的方法，至少能够实现为获得不同延时需求而对版图快速改版的效果。

根据本公开一些实施例，本公开实施例一方面提供一种延时电路，基本延时电路，连接在工作电源与地端之间，具有第一输入端和第一输出端，所述第一输入端用于接收第一信号，所述第一输出端用于输出第二信号，所述第二信号相较于所述第一信号具有预设延迟；电阻调节电路，连接在所述基本延时电路与所述工作电源之间，和/或，连接在所述基本延时电路与地端之间，包括至少一组电阻调节单元，每组所述电阻调节单元包括第一晶体管以及第一开关，所述第一晶体管具有第一栅极、第一端和第二端，所述第一栅极接收预设电压，所述第一开关连接在所述第一端与所述第二端之间；电容调节电路，连接在所述第一输出端与所述工作电源之间，和/或，连接在所述第一输出端与所述地端之间，包括至少一组电容调节单元，每组所述电容调节单元包括第二晶体管、第二开关以及第三开关，所述第二晶体管具有第二栅极、第三端、第四端以及衬底端，其中，所述第三端、所述第四端以及所述衬底端直接连接，所述第二开关连接在所述第二栅极与所述第三端之间，所述第三开关连接在所述第二栅极与所述第一输出端之间；其中，所述第一开关断开则相应的所述电阻调节单元构成与所述基本延时电路连接的等效电阻，所述第二开关断开且所述第三开关闭合，则相应的所述电容调节单元构成与所述基本延时电路连接的等效电容。

在一些实施例中，所述电阻调节电路包括第一电阻调节电路，连接在所述基本延时电路与所述工作电源之间，且所述第一电阻调节电路包括至少两组串联的所述电阻调节单元。

在一些实施例中，所述基本延时电路包括：第一PMOS管，所述第一PMOS管的栅极接收所述第一信号，源极经由所述第一电阻调节电路与所述工作电源连接，漏极连接所述第一输出端。

在一些实施例中，所述第一电阻调节电路中，所述第一晶体管为第二PMOS管。

在一些实施例中，所述电阻调节电路包括第二电阻调节电路，连接在所述基本延时电路与所述地端之间，且所述第二电阻调节电路包括至少两组串联的所述电阻调节单元。

在一些实施例中，所述基本延时电路包括：第一NMOS管，所述第一NMOS管的栅极接收所述第一信号，漏极连接所述第一输出端，源极经由所述第二电阻调节电路连接所述地端。

在一些实施例中，所述第二电阻调节电路中，所述第一晶体管为第二NMOS管。

在一些实施例中，所述电容调节电路包括：第一电容调节电路，连接在所述第一输出端与所述工作电源之间，且所述第一电容调节电路包括至少两组并联的所述电容调节单元。

在一些实施例中，所述第一电容调节电路中，所述第二晶体管为第三PMOS管，所述第三端、所述第四端以及所述衬底端与所述工作电源直接连接。

在一些实施例中，所述电容调节电路包括：第二电容调节电路，连接在所述第一输出端与所述地端之间，且所述第二电容调节电路包括至少两组并联的所述电容调节单元。

在一些实施例中，所述第二电容调节电路中，所述第二晶体管为第三NMOS管，所述第三端、所述第四端以及所述衬底端与所述地端直接连接。

在一些实施例中，所述延时电路包括多个级联的所述基本延时电路，且每一所述基本延时电路与相应的所述电阻调节电路以及所述电容调节电路相连。

在一些实施例中，所述基本延时电路为反相器，所述延时电路包括偶数个级联的所述基本延时电路。

根据本公开一些实施例，本公开实施例另一方面还提供一种上述延时电路对应的版图，包括：基本延时版图，用于定义所述基本延时电路；电阻调节版图，用于定义所述电阻调节电路，包括至少一组电阻版图，每组所述电阻版图用于定义一组所述电阻调节单元，每组所述电阻版图包括第一开关区，所述第一开关区用于定义所述第一开关，所述第一开关区具有导电层则所述第一开关闭合，所述第一开关区未设有导电层则所述第一开关断开；电容调节版图，用于定义所述电容调节电路，包括至少一组电容版图，每组所述电容版图用于定义一组所述电容调节单元，每组所述电容版图包括第二开关区以及第三开关区，所述第二开关区用于定义所述第二开关，所述第三开关区用于定义所述第三开关，所述第二开关区具有导电层则所述第二开关闭合，所述第二开关区未设有导电层则所述第二开关断开，所述第三开关区具有所述导电层则所述第三开关闭合，所述第三开关区未设有导电层则所述第三开关断开。

在一些实施例中，所述电阻调节版图与所述电容调节版图位于所述基本延时版图的相对两侧。

在一些实施例中，所述第一开关区的面积、所述第二开关区的面积以及所述第三开关区的面积相同。

在一些实施例中，所述电容调节版图还包括：电容晶体管区，用于定义所述第二晶体管，所述电容晶体管区包括分别用于定义所述第二栅极、所述第三端、所述第四端以及所述衬底端的第二栅极区、第三端区、第四端区以及衬底端区；第一连接区、第二连接区、第三连接区以及第四连接区，分别用于定义与所述第二栅极、所述第三端、所述第四端以及所述衬底端电连接的第一导电柱、第二导电柱、第三导电柱以及第四导电柱；其中，所述第二开关区与所述第一连接区之间具有重合区，且与所述第二连接区之间具有重合区；所述第三开关区与所述第一连接区之间具有重合区。

根据本公开一些实施例中，本公开实施例一方面还提供一种实现不同延时的方法，包括：提供上述实施例提供给的版图；基于预设延时需求，对所述版图进行改版，选择对每组所述电阻版图中的所述第一开关区是否布局导电层，且选择对每组所述电容版图中的所述第二开关区或所述第三开关区中的一者布局导电层。

在一些实施例中，提供所述版图，包括：提供第一基本版图，所述第一基本版图用于作为具有导电层的第一开关区、作为具有导电层的第二开关区或者作为具有导电层的第三开关区；提供第二基本版图，所述第二基本版图用于作为未设有导电层的第一开关区、作为未设有导电层的第二开关区或者作为未设有导电层的第三开关区；所述选择对每组所述电阻版图中的所述第一开关区是否布局导电层，包括：调用所述第一基本版图或者所述第二基本版图中的一者；所述选择对每组所述电容版图中的所述第二开关区或所述第三开关区中的一者布局导电层，包括：调用所述第一基本版图或者所述第二基本版图中的一者。

在一些实施例中，每一所述基本延时版图以及相应的所述电阻调节版图和所述电容调节版图构成一标准延时版图；提供所述版图，包括：提供N个所述标准延时版图，且不同的所述标准延时版图对应的延时电路具有的延时不同；所述对所述版图进行改版，包括：基于所述预设延时需求，从N所述标准延时版图中挑选M个所述标准延时版图进行级联，其中，M小于或等于N。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的延时电路的技术方案中，包括基本延时电路，以及连接在基本延时电路与工作电源和/或地端之间的电阻调节电路，电阻调节电路包括第一晶体管以及并联在第一晶体管的源极和漏极之间的第一开关，若第一开关断开则第一晶体管可作为延时电路中调节延时的电阻，若第一开关闭合则第一晶体管不参与对延时电路的延时的调整；还包括连接在基本延时电路与工作电源和/或地端之间的电容调节电路，电容调节电路包括第二晶体管以及连接在第二晶体管的栅极与源极或漏极之间的第二开关，还包括连接在第二晶体管的栅极与基本延时电路的第一输出端之间的第三开关，若第二开关闭合第三开关断开则第二晶体管不作为延时电路中可调节延时的电容，若第二开关断开第三开闭闭合则第二晶体管作为延时电路中调节延时的电容。如此，本公开实施例中，通过第一开关、第二开关和/或第三开关的闭合与断开的调整，可调整延时电路中参与延时调整的RC参数，从而使得同样的延时电路可满足不同的延时需求。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图5为本公开实施例提供的延时电路的多种不同电路结构示意图；

图6为版图的一种示意图；

图7为图6所示的版图中电容调节版图中电容晶体管区的放大结构示意图；

图8为图6所示的版图中电阻调节版图中电阻晶体管区的放大结构示意图；

图9为版图中包括两种不同的基本版图结构示意图；

图10至图17为延时电路及其对应的版图的4种不同示意图。

具体实施方式

由背景技术可知，存在设计一种可满足不同延时需求的延时电路的需求。一种延时电路可以被设计为，在反相器的基础上加上电容，这样可调节的延时较大。若需要改变延时的大小，则需要通过增减电容的数量来实现，这样延时电路对应的版图也相对应需要做出较大的调整。

本公开实施例提供一种延时电路，利用同一延时电路可满足不同的延时需求。下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1至图5为本公开实施例提供的延时电路的多种不同电路结构示意图。

参考图1至图5，延时电路包括：基本延时电路101，连接在工作电源VDD与地端之间，具有第一输入端IN1和第一输出端OUT1，第一输入端用于接收第一信号，第一输出端用于输出第二信号，第二信号相较于第一信号具有预设延迟；电阻调节电路102，连接在基本延时电路101与工作电源VDD之间，和/或，连接在基本延时电路101与地端之间，包括至少一组电阻调节单元12，每组电阻调节单元12包括第一晶体管以及第一开关S1，第一晶体管具有第一栅极、第一端和第二端，第一栅极接收预设电压，第一开关S1连接在第一端与第二端之间；电容调节电路103，连接在第一输出端与工作电源VDD之间，和/或，连接在第一输出端与地端之间，包括至少一组电容调节单元13，每组电容调节单元13包括第二晶体管、第二开关S2以及第三开关S3，第二晶体管具有第二栅极、第三端、第四端以及衬底端，其中，第三端、第四端以及衬底端直接连接，第二开关S2连接在第二栅极与第三端之间，第三开关S3连接在第二栅极与第一输出端之间；其中，第一开关S1断开则相应的电阻调节单元12构成与基本延时电路101连接的等效电阻，第二开关S2断开且第三开关S3闭合，则相应的电容调节单元13构成与基本延时电路101连接的等效电容。

其中，第一晶体管作为可选择性接入延时电路的调节电阻，若第一开关S1闭合则与第一开关S1连接的第一晶体管未接入延时电路，不起到电阻作用，若第一开关S1断开则与第一开关S1连接的第一晶体管接入延时电路，起到电阻的作用；第二晶体管作为可选择性接入延时电路的调节电容，若第二开关S2闭合且第三开关S3断开，则与第二开关S2连接的第二晶体管未接入延时电路，不起到电容作用，若第二开关S2断开且第三开关S3闭合，则与第二开关S2连接的第二晶体管接入延时电路，起到电容的作用。对于延时电路而言，等效电阻和等效电容会影响延时电路具有的延时，如此，通过调节第一开关S1、第二开关S2或第三开关S3的闭合与断开的方式，可改变延时电路的等效电阻和等效电容的大小，从而改变延时电路具有的延时。

电阻调节电路102可以包括第一电阻调节电路112，连接在基本延时电路101与工作电源VDD之间，且第一电阻调节电路112包括至少两组串联的电阻调节单元12。对于任一电阻调节单元12而言，若第一开关S1闭合则不起电阻作用，若第一开关S1断开则起到电阻作用。其中，第一电阻调节电路112作为基本延时电路101中的上拉电阻，且上拉电阻的电阻值可调。

电阻调节单元12的数量越多，则基本延时电路101与工作电源VDD之间的等效电阻可调节的档位也越多，即上拉电阻的电阻值可调的档位越多，相应第一电阻调节电路112可参与对基本延时电路101的延时调节的档位也越多。因此，可以根据需求，合理设置第一电阻调节电路112中电阻调节单元12的数量。

参考图3，基本延时电路101可以包括：第一PMOS管MP1，第一PMOS管MP1的栅极接收第一信号，源极经由第一电阻调节电路112与工作电源VDD连接，漏极连接第一输出端。其中，第一PMOS管MP1的栅极连接第一输入端。

第一电阻调节电路112构成连接在第一PMOS管MP1的源极与工作电源VDD之间的上拉电阻，上拉电阻的电阻值越大，则工作电源VDD至第一PMOS管MP1的源极之间的电流越小，第一PMOS管MP1的源极的电压被上拉的速度越慢，相应第一PMOS管MP1导通所需的时间越长，使得第一信号经由第一输入端传输至第一输出端所需的延时越长，即延时电路的延时越长。上拉电阻的电阻值越小，则工作电源VDD至第一PMOS管MP1的源极之间的电流越大，第一PMOS管MP1的源极的电压被上拉的速度越快，相应第一PMOS管MP1导通所需的时间越短，使得第一信号经由第一输入端传输至第一输出端所需的延时越短，即延时电路的延时越短。

第一电阻调节电路112中，第一晶体管可以为第二PMOS管MP2，其中，第一端为第二PMOS管MP2的源极或漏极中的一者，第二端为第二PMOS管MP2的源极或漏极中的另一者。第一开关S1一端连接第二PMOS管MP2的源极，另一端连接第二PMOS管MP2的漏极。其中，第二PMOS管MP2接收的预设电压标示为VSS。一般的，VSS为低电平，也可以为地端的电平。

可以理解的是，在一些实施例中，第一电阻调节电路112也可以仅包括一个电阻调节单元12，该电阻调节单元12由第一晶体管构成。

电阻调节电路102可以包括第二电阻调节电路122，连接在基本延时电路101与地端之间，且第二电阻调节电路122包括至少两组串联的电阻调节单元12。对于任一电阻调节单元12而言，若第一开关S1闭合则不起电阻作用，若第一开关S1断开则起到电阻作用。其中，第二电阻调节电路122作为基本延时电路101中的下拉电阻，且下拉电阻的电阻值可调。

第二电阻调节电路122中电阻调节单元12的数量越多，则基本延时电路101与地端之间的等效电阻可调节的档位也越多，即下拉电阻的电阻值可调档位越多，相应第二电阻调节电路122可参与对基本延时电路101的延时调节的档位也越多。因此，可以根据需求，合理设置第二电阻调节电路122中电阻调节单元12的数量。需要说明的是，第二电阻调节电路122也可以仅包括一个电阻调节单元12，该电阻调节单元由第一晶体管构成。

可以理解的是，虽然图1至图5中均同时示意出了第一电阻调节电路112和第二电阻调节电路122，实际上，延时电路中也可以只具有第一电阻调节电路112和第二电阻调节电路122中的一者。

为了便于图示和说明，图2和图5中以R3和R4分别标示了第一电阻调节电路112中的两个电阻调节单元12构成的等效电阻，以R1和R2分别标示了第二电阻调节电路122中的两个电阻调节单元12构成的等效电阻。

基本延时电路101包括：第一NMOS管MN1，第一NMOS管MN1的栅极接收第一信号，漏极连接第一输出端，源极经由第二电阻调节电路122连接地端。

第二电阻调节电路122构成连接在第一NMOS管MN1的源极与地端之间的下拉电阻，下拉电阻的电阻值越大，则第一NMOS管MN1的源极至地端之间的电流越小，使得第一NMOS管MN1的源极的电压被下拉的速度越慢，相应第一NMOS管MN1导通所需的时间越长，进而使得第一信号经由第一输入端传输至第一输出端所需的延时越长，即延时电路的延时越长。下拉电阻的电阻值越小，则第一NMOS管MN1的源极至地端之间地端的电流越大，第一NMOS管MN1的源极的电压被下拉的速度越快，相应第一NMOS管MN1导通所需的时间越短，使得第一信号经由第一输入端传输至第一输出端所需地端延时越短。

第二电阻调节电路122中，第一晶体管可以为第二NMOS管MN2，其中，第一端可以为第二NMOS管MN2中的源极或漏极中的一者，第二端可以为第二NMOS管MN2中的源极或漏极中的另一者。第一开关S1一端连接第二NMOS管MN2的源极，另一端连接第二NMOS管的漏极。其中，第二NMOS管MN2接收的预设电压标示为VDLY。一般的，VDLY为高电平。

电容调节电路103可以包括：第一电容调节电路113，连接在第一输出端与工作电源VDD之间，且第一电容调节电路113包括至少两组并联的电容调节单元13。对于第一电容调节电路113中的任一电容调节单元13而言，若第二开关S2闭合且第三开关S3断开，则该电容调节单元13不起电容作用；若第二开关S2断开且第三开关S3闭合，则该电容调节单元13起到电容作用。其中，第一电容调节电路113作为基本延时电路101中的上拉电容，且上拉电容的电容值可调。

对于第一电容调节电路113而言，电容调节单元13的数量越多，则基本延时电路101与工作电源VDD之间的等效电容可调节的档位也越多，即上拉电容的电容值可调档位越多，相应第一电容调节电路113对基本延时电路101的延时可调节的档位也越多。因此，可以根据需求，合理设置第一电容调节电路113中电容调节单元13的数量。

具体地，对于第一电容调节电路113，电容调节单元13中作为电容的数量越多，则上拉电容的电容值越大。

第一电容调节电路113中，第二晶体管可以为第三PMOS管MP3，第三端、第四端以及衬底端与工作电源VDD直接连接。第三端可以为源极或漏极中的一者，第四端可以为源极或漏极中的另一者；第二开关S2一端连接第三端，另一端连接第三PMOS管MP3的栅极；第三开关S3一端连接第一输出端，另一端连接第三PMOS管MP3的栅极。其中，第三端为第三PMOS管MP3中源极或漏极中的一者，第四端为第三PMOS管MP3中源极或漏极中的另一者。

可以理解的是，在一些实施例中，第一电容调节电路113也可以仅包括一个电容调节单元13，该电容调节单元13由第二晶体管构成。

对于第三PMOS管MP3而言，第二开关S2闭合且第三开关S3断开，则第三PMOS管MP3未连接至基本延时电路101，此时由于第二开关S2闭合，可避免第三PMOS管MP3的栅极浮置，使得第三PMOS管MP3的栅极连接工作电源VDD，从而避免栅极阈值对延时电路带来的不良影响，例如避免第三PMOS管MP3对工作电源VDD造成扰动。第二开关S2断开且第三开关S3闭合，则第三PMOS管MP3连接至基本延时电路101，且第三PMOS管MP3构成电容。

电容调节电路103可以包括：第二电容调节电路123，连接在第一输出端与地端之间，且第二电容调节电路123包括至少两组并联的电容调节单元13。对于第二电容调节电路123中的任一电容调节单元13而言，若第二开关S2闭合且第三开关S3断开，则该电容调节单元13不起电容作用；若第二开关S2断开且第三开关S3闭合，则该电容调节单元13起到电容作用。其中，第二电容调节电路123作为基本延时电路101中的下拉电容，且下拉电容的电容值可调。

对于第二电容调节电路123而言，电容调节单元13的数量越多，则基本延时电路101与地端之间的等效电容可调节的档位也越多，即下拉电容的电容值可调档位越多，相应第二电容调节电路123对基本延时电路101的延时可调节的档位也越多。因此，可以根据需求，合理设置第二电容调节电路123中电容调节单元13的数量。

具体地，对于第二电容调节电路123，电容调节单元13中作为电容的数量越多，则下拉电容的电容值越大。

第二电容调节电路123中，第二晶体管可以为第三NMOS管MN3，第三端、第四端以及衬底端与地端直接连接。第三端可以为第三NMOS管MN3的源极或漏极中的一者，第四端可以为第三NMOS管MN3的源极或漏极中的另一者；第二开关S2一端连接第三端，另一端连接第三NMOS管MN3的栅极；第三开关S3一端连接第一输出端，另一端连接第三NMOS管MN3的栅极。

对于第三NMOS管MN3而言，第二开关S2闭合且第三开关S3断开，则第三NMOS管MN3未连接至基本延时电路101，此时由于第二开关S2闭合，可避免第三NMOS管MN3的栅极浮置，使得第三NMOS管MN3的栅极连接地端，从而避免栅极阈值对延时电路带来的不良影响。第二开关S2断开且第三开关S3闭合，则第三NMOS管MN3连接至基本延时电路101，且第三NMOS管MN3构成电容。

为了便于图示和说明，图2和图5中以C4、C5和C6分别标示了第一电容调节电路113中的三个电容调节单元13构成的等效电容，以C1、C2和C3分别标示了第二电阻调节电路123中的三个电容调节单元13构成的等效电容。

在不考虑电阻调节电压102和电容调节电路103的情况下，基本延时电路101本身对第一信号的传输具有基本延时，且根据电阻调节电路102以及电容调节电路103中各开关的闭合与断开的调整，可以进一步调整第一信号从第一输入端传输至第一输出端的延时。

延时电路可以包括多个级联的基本延时电路101，且每一基本延时电路101与相应的电阻调节电路102以及电容调节电路103相连。这样，不仅单个基本延时电路101受到电阻调节电路102和电容调节电路103的影响而使得实际延时可调，不同基本延时电路101具有的实际延时也可以不同，进而使得延时电路的总延时可调的档位更为灵活。图3和图5中，以IN1标示出第一级的基本延时电路101的第一输入端，以OUT1标示出第一级的基本延时电路的第一输出端，以IN2标示出第二级的基本延时电路101的第一输入端，以OUT2标示出第二级的基本延时电路的第一输出端。

在一些实施例中，基本延时电路101可以为反相器，延时电路包括偶数个级联的基本延时电路101。这样，保证最后一级的基本延时电路101的输出端输出的信号相位与第一信号的相位相同。

上述实施例提供的延时电路，采用类似的电路结构，通过控制第一开关S1、第二开关S2和第三开关S3的闭合与断开，可以实现不同延时的需求。

相应的，本公开实施例还提供一种版图，该版图可以为上述实施例提供的延时电路的版图。以下将对版图进行详细说明，需要说明的是，上述实施例的描述同样适用于版图的实施例，为避免重复，上述实施例提及的内容以下将不做详细赘述。此外，下述实施例中关于版图以及延时电路的说明，同样适用于上述关于延时电路的实施例。

图6为版图的一种示意图。

结合参考图1及图6，延时电路的版图300包括：基本延时版图201，用于定义基本延时电路101；电阻调节版图202，用于定义电阻调节电路102，包括至少一组电阻版图32，每组电阻版图32用于定义一组电阻调节单元12，每组电阻版图32包括第一开关区A1，第一开关区A1用于定义第一开关S1，第一开关区A1具有导电层则第一开关S1闭合，第一开关区A1未设有导电层则第一开关S1断开；电容调节版图203，用于定义电容调节电路103，包括至少一组电容版图33，每组电容版图33用于定义一组电容调节单元13，每组电容版图33包括第二开关区A2以及第三开关区A3，第二开关区A2用于定义第二开关S2，第三开关区A3用于定义第三开关S3，第二开关区A2具有导电层则第二开关S2闭合，第二开关区A2未设有导电层则第二开关S2断开，第三开关区A3具有导电层则第三开关S3闭合，第三开关区A3未设有导电层则第三开关S3断开。

在一些例子中，电阻调节版图202与电容调节版图203可以位于基本延时版图201的相对两侧。在一些例子中，电阻调节版图202与电容调节版图203也可以位于基本延时版图201的同一侧。

此外，第二开关区A2的面积可以与第三开关区A3的面积相同，这样，第二开关区A2定义的第二开关S2闭合时所需布局的导电层的面积与第三开关区A3定义的第三开关S3闭合时所需布局的导电层的面积相同，因此，可以采用同一光罩图形形成第二开关区A2以及第三开关区A3对应的导电层，有利于减少光罩图形数量，降低工艺成本。并且，当第二开关S2在闭合或断开两种状态切换时，以及当第三开关S3在闭合或断开两种状态切换时，版图的改版只会影响第二开关S2和第三开关S3所在导电层的这一层光罩，并不影响其他层，造成的改动最小，大大降低工艺成本，以及绘制版图的人力成本。

类似的，第一开关区A1的面积也可以与第二开关区A2的面积相同，也可以和第三开关区A3的面积相同。从而有利于进一步减少光罩图像数量，进一步降低工艺成本。并且，当第一开关S1在闭合或断开两种状态切换时，版图的改版只会影响第一开关S1所在导电层的这一层光罩，并不影响其他层，造成的改动最小，大大降低工艺成本，以及绘制版图的人力成本。

图7为电容调节版图203中电容晶体管区213的放大结构示意图，参考图7，电容调节版图203还可以包括：电容晶体管区213，用于定义第二晶体管，电容晶体管区213包括分别用于定义第二栅极、第三端、第四端以及衬底端的第二栅极区、第三端区、第四端区以及衬底端区；第一连接区V1、第二连接区V2、第三连接区以及第四连接区，分别用于定义与第二栅极、第三端、第四端以及衬底端电连接的第一导电柱、第二导电柱、第三导电柱以及第四导电柱；其中，第二开关区A2与第一连接区V1之间具有重合区，且与第二连接区V2之间具有重合区；第三开关区A3与第一连接区V1之间具有重合区。

需要说明的是，为了便于图示和说明，图7中仅示意出了第一连接区V1、第二连接区V2、第二开关区A2以及第三开关区A3，第一连接区V1以网格填充表示，第二连接区V2以网格填充。

图8为电阻调节版图202中电阻晶体管区212的放大结构示意图，参考图8，电阻调节版图202还可以包括：电阻晶体管区212，用于定义第一晶体管，电阻晶体管区212包括分别用于定义第一栅极、第一端和第二端的第一栅极区、第一端区和第二端区，第五连接区、第六连接区V6以及第七连接区V7，分别用于定义与第一栅极、第一端和第二端连接的第五导电柱、第六导电柱以及第七导电柱；其中，第一开关区A1与第六连接区V6之间具有重合区，且与七连接区V7具有重合区。

需要说明的是，为了便于图示和说明，图8中仅示意出了第六连接区V6、七连接区V7以及第一开关区A1，第六连接区V6和第七连接区V7均以网格填充。

图9为版图中包括两种不同的基本版图结构示意图，其中，版图还可以包括：第一基本版图401，第一基本版图401用于作为具有导电层的第一开关区A1、作为具有导电层的第二开关区A2或者作为具有导电层的第三开关区A3；第二基本版图402，第二基本版图402用于作为未设有导电层的第一开关区A1、作为未设有导电层的第二开关区A2或者作为未设有导电层的第三开关区A3。

在延时电路中，第一开关S1闭合则对应版图中采用第一基本版图401，第一开关S1断开则对应版图中采用第二基本版图402；第二开关S2闭合则对应版图中采用第一基本版图401，第二开关S2断开则对应版图中采用第二基本版图402；第三开关S3闭合则对应版图中采用第一基本版图401，第三开关S3断开则对应版图中采用第二基本版图402。

这样，针对电阻调节单元12是否连接至基本延时电路101以作为电阻，在版图设计上只需要对应的第一开关区A1是选择采用第一基本版图401还是第二基本版图402即可。针对电容调节单元13是否连接至基本延时电路101以作为电容，在版图设计上只需要对应的第二开关区A2是选择采用第一基本版图401还是第二基本版图402，对应的第三开关区A3是选择采用第一基本版图401还是第二基本版图402即可。

此外，在版图对应的制造工艺上，第一基本版图401中的导电层可以与第一层金属层处于同层，即可以与第一层金属层在同一工艺步骤中制造完成。其中，第一层金属层通常称为M1层。

图10至图17为延时电路及其对应的版图的4种不同示意图。以两级的延时电路作为示例，将第一级的延时电路在版图中以L1标示出，将第二级的延时电路中以L2标示出，其中，每一级的延时电路均包括基本延时电路101以及相对应的电阻调节电路102和电容调节电路103。

参考图10及图11，对于第一级的延时电路而言：R4对应的第一开关S1闭合，相应采用第一基本版图401；R1、R2以及R3对应的第一开关S1均断开，相应均采用第二基本版图402；C1、C3、C4和C6对应的第二开关S2均断开相应均采用第二基本版图402，；C1、C3、C4和C6对应的第三开关S3均闭合相应均采用第一基本版图401；C2和C5对应的第二开关S2均闭合相应采用第一基本版图401，C2和C5对应的第三开关S3均断开相应采用第二基本版图402。对于第二级的延时电路而言，可以与第一级的延时电路的第一开关区A1、第二开关区A2以及第三开关区A3具有相同的版图布局，如此，第一级的延时电路具有的实际延时和第二级的延时电路具有的实际延时可以相同。

参考图12及图13，对于第一级的延时电路而言：R1、R2、R3和R4对应的第一开关S1均断开，相应均采用第二基本版图402；C4、C6、C1和C2对应的第二开关S2均断开，相应均采用第二基本版图402；C4、C6、C1和C2对应的第三开关S3均闭合，相应均采用第一基本版图401；C3和C5对应的第二开关S2均闭合，相应均采用第一基本版图401；C3和C5对应的第三开关S3均断开，相应均采用第二基本版图402。对于第二级的基本延时电路101而言：R1、R2、R3和R4对应的第一开关S1均断开，相应均采用第二基本版图402；C4和C6对应的第二开关S2均断开，相应均采用第二基本版图402；C4和C6对应的第三开关S3均闭合，相应均采用第一基本版图401；C1、C2、C3和C5对应的第二开关S2均闭合，相应均采用第一基本版图401；C1、C2、C3和C5对应的第三开关S3均断开，相应均采用第二基本版图402。也就是说，第一级的延时电路具有的实际延时和第二级的延时电路具有的实际延时可以不同。

参考图14及图15，对于第一级的延时电路而言：R1和R2对应的第一开关S1均断开，相应均采用第二基本版图402；R3和R4对应的第一开关S1均闭合，相应均采用第一基本版图401；C1、C2和C3对应的第二开关S2均断开，相应均采用第二基本版图402；C1、C2和C3对应的第三开关S3均闭合，相应均采用第一基本版图401；C4、C5和C6对应的第二开关S2均闭合，相应均采用第一基本版图401；C4、C5和C6对应的第三开关S3均断开，相应均采用第二基本版图402。对于第二级的延时电路而言：R1、R2、R3和R4对应的第一开关S1均断开，相应均采用第二基本版图402；C1、C2和C3对应的第二开关S2均闭合，相应均采用第一基本版图401；C1、C2和C3对应的第三开关S3均断开，相应均采用第二基本版图402；C4、C5和C6对应的第二开关S2均断开，相应均采用第二基本版图402；C4、C5和C6对应的第三开关S3均闭合，相应均采用第一基本版图401。

参考图16及图17，对于第一级的延时电路而言：R1、R2、R3和R4对应的第一开关S1均断开，相应均采用第二基本版图402；C1、C2、C3、C4、C5和C6对应的第二开关S2均断开，相应均采用第二基本版图402；C1、C2、C3、C4、C5和C6对应的第三开关S3均闭合，相应均采用第一基本版图401。对于第二级的延时电路而言：R1、R2、R3和R4对应的第一开关S1均断开，相应均采用第二基本版图402；C1、C2、C3、C4、C5和C6对应的第二开关S2均断开，相应均采用第二基本版图402；C1、C2、C3、C4、C5和C6对应的第三开关S3均闭合，相应均采用第一基本版图401。也就是说，第一级的延时电路具有的实际延时和第二级的延时电路具有的实际延时可以不同。

在一些例子中，图10至图17所示的4种不同版图及对应的延时电路分别可以实现8ns、9ns、10ns、12ns这样大小不同的延时。这四种不同的延时电路对应的版图差异很小，仅在于第一开关区A1、第二开关区A2和第三开关区A3是调用第一基本版图401还是第二基本版图402，以调整对应的电阻调节单元12和电容调节单元13是否与基本延时电路101连接。

换句话说，可根据需要调节第一开关区A1、第二开关区A2以及第三开关区A3对应的开关是开启还是关闭，以调节延时电路的RC时间常数，进而调节延时的大小。在为满足不同延时需求而对版图进行改版过程中，只需要调整在第一开关区A1、第二开关区A2以及第三开关区A3是否布局导电层，即可实现调节延时的目的。

因此，在版图面积不变的前提下，可以提供更多的延时大小的选择，即可以设计出具有多种不同延时的延时电路，有利于改善版图改版所带来的成本问题，减少版图改图所涉及到的需要变化的光罩的数量。

此外，电阻调节单元12中未连接至基本延时电路101中的第一晶体管，可以作为伪晶体管，即dummy晶体管，可以增加其它晶体管的制造准确性。类似的，电容调节单元13中未连接至基本延时电路101中的第二晶体管，也可作为伪晶体管。

另外，可以理解的是，还可以将每一基本延时版图201以及对应的电阻调节版图202和电容调节版图203构成标准延时版图，且不同的标准延时版图对应的延时电路具有的实际延时可以不同，这样，在版图改版过程中，可以采用具有第一延时的标准延时版图来替换具有第二延时的标准延时版图，从而实现版图的快速改版。或者，还可以从N个标准延时版图中挑选一些标准延时版图进行级联。

相应的，本公开实施例还提供一种实现不同延时的方法，可利用上述实施例提供的延时电路或者版图。以下将对方法实施例进行详细说明，需要说明的是，上述实施例的描述同样适用于方法的实施例，为避免重复，上述实施例提及的内容以下将不做详细赘述。此外，下述实施例中关于方法的说明，同样适用于上述关于延时电路和版图的实施例。

结合参考图1至图17，提供上述的版图；基于预设延时需求，对版图进行改版，选择对每组电阻版图32中的第一开关区A1是否布局第一导电层，且选择对每组电容版图33中的第二开关区A2或第三开关区A3中的一者布局第二导电层。也就是说，改版后的版图对应的延时电路的实际延时满足预设延时需求。

结合参考图9至图17，在一些实施例中，提供版图，可以包括：提供第一基本版图401，第一基本版图401用于作为具有导电层的第一开关区A1、作为具有导电层的第二开关区A2或者作为具有导电层的第三开关区A3；提供第二基本版图402，第二基本版图402用于作为未设有导电层的第一开关区A1、作为未设有导电层的第二开关区A2或者作为未设有导电层的第三开关区A3；选择对每组电阻版图32中的第一开关区A1是否布局导电层，包括：调用第一基本版图401或者第二基本版图402中的一者；选择对每组电容版图33中的第二开关区A2或第三开关区A3中的一者布局导电层，包括：调用第一基本版图401或者第二基本版图402中的一者。

有关第一开关区A1、第二开关区A2以及第三开关区A3与第一基本版图401以及第二基本版图402之间的关系，前述实施例中已经进行了详细描述，为避免重复，可参考前述实施例的说明。

另外，每一基本延时版图以及相应的电阻调节版图202和电容调节版图203可以构成一标准延时版图，每一标准延时版图对应的延时电路的延时可以不同；提供版图，包括：提供N个标准延时版图，且不同的标准延时版图对应的延时电路具有的延时不同；对版图进行改版，包括：基于预设延时需求，从N标准延时版图中挑选M个标准延时版图进行级联，其中，M小于或等于N。M和N均为大于1的正整数。

另外，对版图进行改版，也可以包括：对版图中的一个或多个具有第一延时的标准延时版图进行替换，选择具有第二延时的标准延时版图以构成版图。可以理解的是，多个具有第一延时的标准延时版图中，不同的标准延时版图具有的第一延时可以不同，类似的，多个具有第二延时的标准延时版图中，不同的标准延时版图具有的第二延时也可以不同。

本公开实施例提供的实现不同延时的方法，可以将一组具有不同延时大小的延时电路设计为具有相似的版图，即一组具有不同延时大小的延时电路具有相似的电路结构。这样，通过调整版图中第一开关区、第二开关区和第三开关区是否布局导电层，可以调整版图对应的延时电路的RC参数，实现仅改变一层导电层即可满足不同延时的需求，同时还有利于版图的快速改版。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

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