半导体结构及其制作方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属(metal)- 氧化物(oxide)-半导体(semiconductor)场效应晶体管(简称MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的栅极长度不断缩小，使得栅介质层的厚度也要随之减小，以改善短沟道效应。传统的栅介质层的材料为二氧化硅，在厚度小到一定程度时，就会出现明显的遂穿漏电问题。

相关技术中，采用高介电常数(高k)栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应，从而较小半导体结构的漏电流。

然而，相关技术形成的半导体结构的电学性能的可靠性差。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，能够提高半导体结构的电学性能的可靠性。

为了实现上述目的，本申请实施例提供如下技术方案：

第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：提供基底；所述基底包括第一N型器件的第一N区、第一P型器件的第一P区、第二N型器件的第二N区以及第二P型器件的第二P区，其中，所述第一P区和所述第一N区及所述第二N区相邻，所述第二N区和所述第一P区及所述第二P区相邻；在所述基底上依次形成栅介质层、位于所述栅介质层上的第一阻挡层、位于所述第一阻挡层上的第一功函数层和位于所述第一功函数层上的第二阻挡层；在所述第一P区和所述第二P区的所述第二阻挡层上形成掩膜层；以所述掩膜层为掩膜，采用第一刻蚀工艺去除所述第一N区和所述第二N区的所述第二阻挡层，以暴露所述第一N区和所述第二N区的第一功函数层；采用第二刻蚀工艺，去除所述第一N区和所述第二N区的所述第一功函数层和所述第一阻挡层，以暴露所述第一N区和所述第二N区的所述栅介质层。

与相关技术相比，本申请实施例提供的半导体结构的制作方法，至少具有如下优点：

本申请实施例提供的半导体结构的制作方法中，采用第一刻蚀工艺去除第一N区和第二N区的第二阻挡层，以暴露第一N区和第二N区的第一功函数层；采用第二刻蚀工艺，去除第一N区和所述第二N区的第一功函数层和第一阻挡层，以暴露第一N区和第二N区的栅介质层，这样，可以避免单一的刻蚀工艺时间较长的问题，以改善第一P区和第二P区的侧壁轮廓过刻蚀的问题，从而提高半导体结构的电学性能的可靠性。

第二方面，本申请实施例还提供一种半导体结构，利用第一方面半导体结构的制作方法形成，半导体结构包括基底和设置在基底上的栅介质层；基底包括第一N型器件的第一N区、第一P型器件的第一P区、第二N 型器件的第二N区以及第二P型器件的第二P区，其中，所述第一P区和所述第一N区及所述第二N区相邻，所述第二N区和所述第一P区及所述第二P区相邻；所述第一P区和所述第二P区的所述栅介质层上依次层叠设置有第一阻挡层、第一功函数层、第二阻挡层。

本申请实施例提供的半导体结构的有益效果与第一方面提供的半导体结构的制作方法的有益效果相同，在此不再赘述。

除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制作方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的半导体结构的制作方法的流程示意图；

图2至图8为本申请实施例提供的半导体结构的形成过程的剖面结构示意图。

附图标记：

100-基底；                             101-第一N区；

102-第一P区；                          103-第二N区；

104-第二P区；                          110-栅介质层；

111-界面层；                           112-高k栅介质层；

120-第一阻挡层；                       130-第一功函数层；

140-第二阻挡层；                       150-掩膜层；

151-抗反射层；                         152-光刻胶层；

160-第二功函数层；                     170-第三阻挡层；

180-应变层。

具体实施方式

相关技术中，基底包括依次相邻设置的第一N区、第一P区、第二N区和第二P区，基底上依次层叠设置有栅介质层、第一阻挡层、第一功函数层和第二阻挡层，为了去除第一N区和第二N区对应的第二阻挡层、第一功函数层和第一阻挡层，第一P区和第二P区对应的第二阻挡层上形成掩膜层，以掩膜层为掩膜，采用湿法刻蚀的工艺去除第一N区和第二N区中的第二阻挡层、第一功函数层和第一阻挡层，以暴露栅介质层。然而，该相关技术中，由于湿法刻蚀工艺需刻蚀去除的膜层较多，因此，湿法刻蚀工艺需要的刻蚀时间相对较长，第一P区和第二P区分别与第一N区和第二N区的交界处的第二阻挡层、第一功函数层、第一阻挡层相继暴露在湿法刻蚀环境中，对交界处的第二阻挡层、第一功函数层以及第二阻挡层造成横向刻蚀，导致第一P区和第二P区的半导体结构的边缘轮廓相对基底表面会发生过刻蚀，从而导致半导体结构的电学性能的可靠性差的技术问题。

有鉴于此，本申请实施例提供一种半导体结构及其制作方法，该半导体结构的制作方法中，采用第一刻蚀工艺去除第一N区和第二N区的第二阻挡层，以暴露第一N区和第二N区的第一功函数层；采用第二刻蚀工艺，去除第一N区和第二N区的第一功函数层和第一阻挡层，以暴露第一N 区和第二N区的栅介质层，这样，可以避免单一的刻蚀工艺时间较长，能够改善第一P区和第二P区的侧壁轮廓过刻蚀的问题，从而提高半导体结构的电学性能的可靠性。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

图1为本申请实施例提供的半导体结构的制作方法的流程示意图；图 2至图8为本申请实施例提供的半导体结构的形成过程的剖面结构示意图。

如图1所示，本申请实施例提供的半导体结构的制作方法，其步骤包括：

步骤S101：提供基底；基底包括第一N型器件的第一N区、第一P型器件的第一P区、第二N型器件的第二N区以及第二P型器件的第二P区，其中，第一P区和第一N区及第二N区相邻，第二N区和第一P区及第二P 区相邻。

基底100可以为晶体半导体材料制成，例如，硅(Si)基底，基底100 还可以为锗(Ge)基底、锗化硅(SiGe)基底、碳化硅(SiC)或者氮化镓(GaN) 基底等，对此，本申请实施例不做具体限制。

可以理解的是，基底100包括第一N区101和第二N区103，第一N 区101用于形成第一N型器件，第二N区103用于形成第二N型器件；基底 100还包括第一P区102和第二P区104，第一P区102用于形成第一P型器件，第二P区104用于形成第二P型器件。

示例性的，第一N型器件可以为第一NMOS晶体管，第二N型器件可以为第二NMOS晶体管，第一P型器件可以为第一PMOS晶体管，第二P 型器件可以为第二PMOS晶体管。

其中，第一N区101、第一P区102、第二N区103及第二P区104之间通过一隔离结构隔离，隔离结构可以为浅沟槽隔离结构，该浅沟槽隔离结构包括位于基底100内的浅沟槽以及填充在浅沟槽内的绝缘材料，例如氧化硅等。

步骤S102：在基底上依次形成栅介质层、位于栅介质层上的第一阻挡层、位于第一阻挡层上的第一功函数层和位于第一功函数层上的第二阻挡层。

如图2所示，基底100上形成有栅介质层110、位于栅介质层110上的第一阻挡层120、位于第一阻挡层120上的第一功函数层130和位于第一功函数层130的第二阻挡层140。

其中，栅介质层110可以为高介电常数(高k)的栅极介质材料，以保持一定的物理厚度和优良的漏电性能，以适应纳米线宽的集成电路，与硅基底之间保持良好的界面和高热稳定性。

示例性的，高k栅介质层112的材料包括三氧化铝、五氧化二钽、氧化钇、硅酸铪氧化合物、二氧化铪、氧化镧、二氧化皓、钛酸锶、硅酸皓氧化合物等具有较高介电常数的材料中的至少一种。

另外，第一阻挡层120可以包括氮化钛(TiN)，第一功函数层130的材料可以包括氧化铝(AlO)；第二阻挡层140的材料也可以包括氮化钛(TiN)。

其中，第一功函数层130可采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成第一功函数层130。

步骤S103：在第一P区和第二P区的第二阻挡层上形成掩膜层。

如图3所示，在第一P区102和第二P区104的第二阻挡层140上采用旋涂工艺等形成掩膜层150。

可以理解的是，在第一N区101、第一P区102、第二N区103及第二 P区104的第二阻挡层上形成初始掩膜层，然后通过曝光显影的方式图案化初始掩膜层，去除位于第一N区101和第二N区103上的初始掩膜层，保留位于第一P区和第二P区的第二阻挡层上的初始掩膜层形成掩膜层150。

步骤S104：以掩膜层为掩膜，采用第一刻蚀工艺去除第一N区和第二N 区的第二阻挡层，以暴露第一N区和第二N区的第一功函数层。

其中，第一刻蚀工艺可以为干法刻蚀工艺，干法刻蚀的刻蚀气体可以采用氯气等。

如图4所示，以掩膜层150为掩膜，采用干法刻蚀工艺去除第一N区101和第二N区103的第二阻挡层140，以暴露第一N区101和第二N区 103的第一功函数层130

可以理解的是，本实施例中，干法刻蚀工艺采用的刻蚀气体为氯气，这样，在刻蚀时，第一功函数层130相当于刻蚀阻挡层，氯气不对第一功函数层130进行刻蚀，且采用的干法刻蚀为各向异性刻蚀，从而保证第一 P区102和第二P区104分别与第一N区101和第一N区101的交界处的轮廓的完好性，进而提高半导体结构的电学性能的可靠性。

步骤S105：采用第二刻蚀工艺，去除第一N区和第二N区的第一功函数层和第一阻挡层，以暴露第一N区和第二N区的栅介质层。

可以理解的是，第二刻蚀工艺可以是湿法刻蚀工艺。

如图5所示，采用湿法刻蚀工艺刻蚀第一N区101和第二N区103 的第一功函数层130和第一阻挡层120，从而暴露第一N区101和第二N 区103的栅介质层110，保留第一P区102和第二P区104的第一功函数层130，第一功函数层130作为第一P型器件和第二P型器件的对应的功函数层的一部分，第一功函数层130用于调节第一P型器件和第二P型器件的阈值电压。

在本申请实施例中，采用第一刻蚀工艺去除第一N区101和第二N 区103的第二阻挡层140，以暴露第一N区101和第二N区103的第一功函数层130；采用第二刻蚀工艺，去除第一N区101和第二N区103的第一功函数层130和第一阻挡层120，以暴露第一N区101和第二N区103 的栅介质层110，这样，可以避免单一的刻蚀工艺时间较长的问题，从而改善第一P区102和第二P区104的侧壁轮廓过刻蚀的问题，进而提高半导体结构的电学性能的可靠性。

可以理解的是，当第一刻蚀工艺采用干法刻蚀，第二刻蚀工艺采用湿法刻蚀，这样，可以减少湿法刻蚀工艺需刻蚀的膜层的数量，能够减少湿法刻蚀工艺需要的刻蚀时间，从而缩短第一P区102和第二P区104分别与第一N区101和第二N区103的交界处的第二阻挡层140、第一功函数层130、第一阻挡层120相继暴露在湿法刻蚀环境中的时间，进而改善第一P区102和第二P区104中交界处的第二阻挡层140、第一功函数层130 和第一阻挡层120横向刻蚀的现象。

作为一种可选的实施方式，干法刻蚀工艺的刻蚀气体对第二阻挡层 140的刻蚀速率大于刻蚀气体对第一功函数层130的刻蚀速率，这样，在刻蚀第二阻挡层140时，第一功函数层130相当于刻蚀阻挡层，可以避免对第一功函数层130的刻蚀。

示例性的，刻蚀气体(例如刻蚀气体为氯气)对第一功函数层130的刻蚀速率可以为0，以避免在刻蚀第二阻挡层140时第一功函数层130被刻蚀。

当干法刻蚀采用的刻蚀气体为氯气时，在刻蚀工艺中，其刻蚀气体每分钟的流量为25～50sccm，优选的，刻蚀气体每分钟的流量为35sccm。

可以理解的是，通过控制刻蚀气体每分钟的流量大小，以控制干法刻蚀的刻蚀速率。

作为一种可选的实施方式，采用湿法刻蚀工艺刻蚀第一N区101和第二N区103的第一功函数层130和第一阻挡层120的刻蚀溶液可以是SC1 溶液，SC1溶液可以是氨水、双氧水和水的混合水溶液，其中，氨水、双氧水和水的体积分数比为可以为1:1.5:10～1:3:100。

另外，湿法刻蚀工艺的工艺参数包括：刻蚀温度为32℃～58℃，刻蚀时间为65s～185s。

通过将刻蚀温度设置为32℃～58℃，以避免刻蚀溶液的温度过低而导致刻蚀速率较小；也可以避免刻蚀溶液的温度过高而导致第一P区102和第二P区104交界处的的第二阻挡层140、第一功函数层130以及第一阻挡层120的横向刻蚀速率过快，造成第一P区102和第二P区104交界处的的第二阻挡层140、第一功函数层130以及第一阻挡层120受到严重刻蚀损伤。

在上述实施例的基础上，在基底100上依次形成栅介质层110、位于栅介质层110上的第一阻挡层120、位于第一阻挡层120上的第一功函数层130和位于第一功函数层130上的第二阻挡层140之前，还包括：在第一P区102的基底100上形成应变层180，其中，第一应变层180的材料包括锗化硅(SiGe)。

进一步的，在第一P区102的基底100上形成应变层180之后，还包括：

在第一N区101、第二N区103、第二P区104的基底100上以及第一P区102的应变层180上形成界面层111。

其中，界面层111起到过渡和阻挡作用，避免高k栅介质层112与基底100的材料发生反应，防止第一功函数层130发生扩散；界面层111的材料包括氧化硅、氮氧化硅中的一种，可以采用热氧化或原位水汽生成工艺对基底100的表面进行氧化处理，形成界面层111。

在界面层111上形成高k栅介质层112，界面层111和高k栅介质层 112共同组成栅介质层110，其中，高k栅介质层112的介电常数大于二氧化硅(SiO2)的介电常数。

第二N区103的界面层111的厚度大于第一N区101的界面层111 的厚度，第二P区104的界面层111的厚度大于第一P区102的界面层 111的厚度，能够改善遂穿漏电的问题。

在第一P区102和第二P区104的第二阻挡层140上形成掩膜层150，具体包括：在第二阻挡层140上形成抗反射层151。其中，抗反射层151 可以包括至少一层有机或无机抗反射物质，以达到增大光刻工艺的窗口，提高光刻条宽控制的目的。

在抗反射层151上形成光刻胶层152，抗反射层151和光刻胶层152 共同组成掩膜层150。

如图6所示，去除第一N区101和第二N区103的掩膜层150，保留第一P区102和第二P区104的掩膜层150，并图案化掩膜层150，以图案化后的掩膜层150为掩膜，刻蚀第一N区101和第二N区103中的第二阻挡层140。

采用第二刻蚀工艺，去除第一N区101和第二N区103的第一功函数层130和第一阻挡层120，以暴露第一N区101和第二N区103的栅介质层110。

第二刻蚀工艺结束后，如图7和图8所示，去除第一P区102和第二 P区104的掩膜层150。在第一N区101和第二N区103所对应的栅介质层110上及在第一P区102和第二P区104的第二阻挡层140上形成第二功函数层160。

其中，第二功函数层160可采用化学气相沉积工艺、物理气相沉积或原子层沉积工艺形成第二功函数层160，第二功函数层160作为第一N型器件和第二N型器件的对应的功函数层的一部分，第二功函数层160用于调节第一N型器件和第二N型器件的阈值电压。

可以理解的是，第二功函数层160和第一功函数层130的材料不同，则第一N型器件、第二N型器件分别与第一P型器件和第二P型器件的阈值电压不同，从而满足N型器件和P型器件的不同阈值电压的要求。

示例性的，第二功函数层160的材料包括氧化镧层。

进一步的，在第一N区101和第二N区103所对应的栅介质层110 上及在第一P区102和第二P区104的第二阻挡层140上形成第二功函数层160之后，还包括：在第二功函数层160上形成第三阻挡层170。其中，第三阻挡层170的材料包括氮化钛(TiN)。

本申请实施例还提供一种半导体结构，其利用上述实施例中半导体结构的制作方法形成，该半导体结构包括基底100和设置在基底100上的栅介质层110；基底100包括第一N型器件的第一N区101、第一P型器件的第一P区102、第二N型器件的第二N区103以及第二P型器件的第二 P区104，其中，第一P区102和第一N区101及第二N区103和第一P 区102及第二P区104相邻；第一P区102和第二P区104的栅介质层 110上依次层叠设置有第一阻挡层120、第一功函数层130、第二阻挡层 140。

本申请实施例提供的半导体结构的结构和原理与上述实施例中提供的制作方法形成的半导体结构的结构和原理相同，且本申请实施例提供的半导体结构的有益效果与上述实施例提供的半导体结构的制作方法的有益效果相同，在此不再赘述。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。