一种两级级联判决器、判决反馈均衡器和有线接收机

技术领域

本发明涉及集成电路技术领域，更具体地说，涉及一种两级级联判决器、判决反馈均衡器和有线接收机。

背景技术

判决器，也称为比较器，广泛应用于模数转换器、自适应配置环路、存储器、有线接收机等混合信号电路/系统中。判决器的速度对整个混合信号电路/系统的性能有着至关重要的影响。如何最大限度地提高判决器的速度，是本领域始终追求的目标。

发明内容

有鉴于此，本发明提供一种两级级联判决器、判决反馈均衡器和有线接收机，以提高判决器的速率。

一种两级级联判决器，其中：

所述两级级联判决器的第一级电路为强臂判决器；

所述两级级联判决器的第二级电路包括：PMOS管M9、PMOS管M10、NMOS管M17、PMOS管M18、PMOS管M19、NMOS管M20和NMOS管M21；

其中，所述PMOS管M9的源极、所述PMOS管M10的源极、所述PMOS管M18的源极以及所述PMOS管M19的源极均接电源；

所述PMOS管M19的栅极接所述强臂判决器的第一输出端MN；所述PMOS管M18的栅极接所述强臂判决器的第二输出端MP；

所述NMOS管M17的栅极、所述PMOS管M9的栅极和所述PMOS管M10的栅极均接收时钟信号CLK；

所述PMOS管M9的漏极、所述PMOS管M18的漏极、所述NMOS管M20的漏极以及所述NMOS管M21的栅极均接所述第二级电路的第一输出端ON；

所述PMOS管M10的漏极、所述PMOS管M19的漏极、所述NMOS管M21的漏极以及所述NMOS管M20的栅极均接所述第二级电路的第二输出端OP；

所述NMOS管M20的源极、所述NMOS管M21的源极以及所述NMOS管M17的漏极连接在一起；

所述NMOS管M17的源极接地。

可选的，所述强臂判决器包括：NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M11、NMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15和NMOS管M16；

其中，所述PMOS管M5的源极、所述PMOS管M13的源极、所述PMOS管M11的源极、所述PMOS管M7的源极、所述PMOS管M6的源极以及所述PMOS管M8的源极均接所述电源；

所述PMOS管M5的栅极、所述PMOS管M6的栅极、所述PMOS管M7的栅极、所述PMOS管M8的栅极、所述NMOS管M15的栅极以及所述NMOS管M16的栅极均接收所述时钟信号CLK；

所述PMOS管M5的漏极、所述PMOS管M13的漏极、所述NMOS管M14的漏极、所述PMOS管M11的栅极以及所述NMOS管M12的栅极均接强臂判决器的第一输出端MN；

所述PMOS管M13的栅极、所述NMOS管M14的栅极、所述PMOS管M11的漏极以及所述PMOS管M7的漏极均接强臂判决器的第二输出端MP；

所述PMOS管M6的漏极、所述NMOS管M14的源极、所述NMOS管M1的漏极以及所述NMOS管M4的漏极连接于一点N；

所述NMOS管M12的源极、所述PMOS管M8的漏极、所述NMOS管M2的漏极以及所述NMOS管M3的漏极连接于一点P；

所述NMOS管M3的栅极和所述NMOS管M4的栅极接强臂判决器的第一对差分输入端，用于接收基准电压Vref；

所述NMOS管M1的栅极和所述NMOS管M2的栅极接强臂判决器的第二对差分输入端，用于接收差分输入信号；所述第二对差分输入端包括第一端VIP和第二端VIN，所述NMOS管M1的栅极接所述第一端VIP；所述NMOS管M2的栅极接所述第二端VIN；

所述NMOS管M1的源极和所述NMOS管M3的源极接所述NMOS管M15的漏极；

所述NMOS管M4的源极和所述NMOS管M2的源极接所述NMOS管M16的漏极；

所述NMOS管M15的源极和所述NMOS管M16的源极均接地。

可选的，当所述时钟信号CLK的上升沿到来时，所述第二级电路的第一输出端ON和第二输出端OP的电压均被下拉到0.5倍的VDD；VDD为所述电源的电压。

可选的，所述PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、NMOS管M17、NMOS管M20、NMOS管M21、 NMOS管M1、NMOS管M2、NMOS管M3和NMOS管M4的体偏置电压均为0V；

所述PMOS管M11、PMOS管M13、PMOS管M18和PMOS管M19的体偏置电压均为-2V；

所述NMOS管M15、NMOS管M16、NMOS管M12和NMOS管M14的体偏置电压均为+2V。

可选的，所述强臂判决器包括：NMOS管Q1、NMOS管Q2、NMOS管Q3、NMOS管Q4、PMOS管Q5、PMOS管Q6、PMOS管Q7、PMOS管Q8和NMOS管Q9；

其中，所述PMOS管Q5的源极、所述PMOS管Q6的源极、所述PMOS管Q7的源极和所述PMOS管Q8的源极均接所述电源；

所述PMOS管Q7的栅极、所述PMOS管Q8的栅极和所述NMOS管Q9的栅极均接收所述时钟信号CLK；

所述PMOS管Q7的漏极、所述PMOS管Q5的漏极、所述NMOS管Q3的漏极、所述PMOS管Q6的栅极以及所述NMOS管Q4的栅极均接强臂判决器的第一输出端MN；

所述PMOS管Q5的栅极、所述NMOS管Q3的栅极、所述PMOS管Q6的漏极、所述NMOS管Q4的漏极以及所述PMOS管Q8的漏极均接强臂判决器的第二输出端MP；

所述NMOS管Q1的栅极和所述NMOS管Q2的栅极接强臂判决器的一对差分输入端；所述差分输入端包括第一端VIP和第二端VIN，所述NMOS管Q2的栅极接所述第一端VIP；所述NMOS管Q1的栅极接所述第二端VIN；

所述NMOS管Q3的源极接所述NMOS管Q1的漏极；所述NMOS管Q4的源极接所述NMOS管Q2的漏极；

所述NMOS管Q1的源极、所述NMOS管Q2的源极和所述NMOS管Q9的漏极连接在一起；

所述NMOS管Q9的源极接地。

一种判决反馈均衡器，包括：如上述公开的任一种两级级联判决器。

一种有线接收机，包括：如上述公开的任一种判决反馈均衡器。

从上述的技术方案可以看出，本发明在强臂判决器后增加一级电路形成两级级联判决器，第二级电路为第一级隔离大负载，第一级电路为第二级电路提供更大摆幅的输入信号，两级级联判决器的总增益是第一级电路与第二级电路的增益的乘积，可以在更短的判决延时内实现满摆幅输出，提高判决速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的一种两级级联判决器的电路原理图；

图2为本发明实施例公开的一种强臂判决器的电路原理图；

图3为本发明实施例公开的一种两级级联判决器与强臂判决器的仿真波形对比图；

图4为图1所示两级级联判决器在预放大阶段的电流通路示意图；

图5为图1所示两级级联判决器在再放大阶段的电流通路示意图；

图6为图1所示两级级联判决器在再生阶段的电流通路示意图；

图7为判决延时和体偏置电压的关系曲线图；

图8a为判决器在负载电容C

图8b为判决器在输入信号摆幅Vin=10mV时，随着负载电容从10fF增加到20fF，判决器输出信号波形图；

图9a为判决器判决延时随输入信号摆幅变化的曲线图；

图9b为判决器判决延时随负载电容容值变化的曲线图。

具体实施方式

为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：

强臂判决器：Strong ARM比较器；

MOSFET：Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管，简称MOS管；

NMOS管：N型MOSFET；

PMOS管：P型MOSFET；

FDSOI：Fully Depleted Silicon on Insulator，全耗尽绝缘体上硅；

PWELL：P阱；

NWELL：N阱；

CMOS：Complementary Metal Oxide Semiconductor，互补金属氧化物半导体；

DFE：Decision Feedback Equalization，判决反馈均衡器。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，本发明实施例公开了一种两级级联判决器，下面分别对其第一、第二级电路的电路结构进行详述：

1）第一级电路

该两级级联判决器的第一级电路为强臂判决器。强臂判决器具有电路结构简单、无静态功耗以及能够产生轨到轨输出摆幅等优点。

仍参见图1，强臂判决器可包括：NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M11、NMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15和NMOS管M16；

其中，M5的源极、M13的源极、M11的源极、M7的源极、M6的源极以及M8的源极均接收电源电压VDD；

M5的栅极、M6的栅极、M7的栅极、M8的栅极、M15的栅极以及M16的栅极均接强臂判决器的时钟信号输入端也即CLK端；

M5的漏极、M13的漏极、M14的漏极、M11的栅极以及M12的栅极均接强臂判决器的第一输出端MN；

M13的栅极、M14的栅极、M11的漏极以及M7的漏极均接强臂判决器的第二输出端MP；

M6的漏极、M14的源极、M1的漏极以及M4的漏极连接于一点N；

M12的源极、M8的漏极、M2的漏极以及M3的漏极连接于一点P；

M3的栅极和M4的栅极接强臂判决器的第一对差分输入端，用于接收基准电压Vref；

M1的栅极和M2的栅极接强臂判决器的第二对差分输入端，用于接收差分输入信号；所述第二对差分输入端包括VIP端和VIN端，M1的栅极接VIP端；M2的栅极接VIN端；

M1的源极和M3的源极接M15的漏极；

M4的源极和M2的源极接M16的漏极；

M15的源极和M16的源极均接地。

或者，强臂判决器也可采用如图2所示电路结构，包括：NMOS管Q1、NMOS管Q2、NMOS管Q3、NMOS管Q4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8和NMOS管M9；

其中，Q5的源极、Q6的源极、Q7的源极和Q8的源极均接电源电压；

Q7的栅极、Q8的栅极和Q9的栅极均接CLK端；

Q7的漏极、Q5的漏极、Q3的漏极、Q6的栅极以及Q4的栅极均接强臂判决器的第一输出端MN；

Q5的栅极、Q3的栅极、Q6的漏极、Q4的漏极以及Q8的漏极均接强臂判决器的第二输出端MP；

Q1的栅极和Q2的栅极接强臂判决器的一对差分输入端；所述差分输入端包括INP端和INN端，Q2的栅极接INP端；Q1的栅极接INN端；

Q3的源极接Q1的漏极；Q4的源极接Q2的漏极；

Q1的源极、Q2的源极和Q9的漏极连接在一起；

Q9的源极接地。

图1和图2中示出的强臂判决器均能够将VIP端与VIN端之间较小的电压差转换为MP端与MN端之间较大的电压差。图1、图2中示出的强臂判决器的区别主要体现在：图1中示出的强臂判决器是基于双路差分信号构建得到，其用于把差分输入信号和基准电压Vref进行电压比较，根据比较结果输出二进制信号0或1；而图2中示出的强臂判决器是基于单路差分信号构建得到，其用于将两个对地信号进行电压比较，根据比较结果输出二进制信号0或1。在具体应用时可以根据实际需要选择当前使用哪一种强臂判决器。

2）第二级电路

该两级级联判决器的第二级电路包括：PMOS管M9、PMOS管M10、NMOS管M17、PMOS管M18、PMOS管M19、NMOS管M20和NMOS管M21；

其中，M9的源极、M10的源极、M18的源极以及M19的源极均接电源电压VDD；

M19的栅极接强臂判决器的第一输出端MN；M18的栅极接强臂判决器的第二输出端MP；

M17的栅极、M9的栅极和M10的栅极均接CLK端；

M9的漏极、M18的漏极、M20的漏极以及M21的栅极均接第二级电路的第一输出端ON；

M10的漏极、M19的漏极、M21的漏极以及M20的栅极均接第二级电路的第二输出端OP；ON端和OP端组成一对差分输出端，ON端和OP端之间的电压差为两级级联判决器的输出电压VOUT；

M20的源极、M21的源极以及M17的漏极连接在一起；

M17的源极接地。

以下均以图1所示两级级联判决器为例进行介绍。该两级级联判决器的第二对差分输入端（VIP和VIN端）接收差分输入信号也即待比较信号，第一对差分输入端接收基准电压Vref。在CLK端、第一对差分输入端、第二对差分输入端均输入信号后，该两级级联判决器的工作过程分为预充电、预放大、再放大和再生四个阶段，分别对应图3中的阶段①、②、③、④；图3中的MPTSS、MNTSS、OPTSS、ONTSS曲线分别表示该两级级联判决器中的MP、MN、OP、ON节点电压随时间变化的曲线；图3中的t

1）预充电阶段

当CLK端为低电平时，该两级级联判决器进入预充电阶段。在预充电阶段下，M15~M17的栅源电压均为0，小于NMOS管阈值电压V

2）预放大阶段

当时钟信号CLK上升沿到来时(此时CLK端为高电平，对应的电压为VDD)，M5~M10关断，该两级级联判决器进入预放大阶段，同时M15~M17导通。待比较信号和基准电压Vref的输入使得M1~M4导通；在M17导通后，M20~M21的栅源电压大于V

若N节点放电速度快于P节点(图3是以N节点放电速度快于P节点为例)，则N节点电压先于P节点降至VDD-V

与此同时，在ON、OP两节点对地放电过程中，由于M20~M21的栅极电压相等，所以ON、OP两节点的放电速度一致，当ON、OP两节点电压下降到一定值V

需要说明的是，预放大延时t

t

其中，I

公式1为公知公式，具体可参考如下文献：S. Babayan-Mashhadi at al.,“Analysis and design of a low-voltage low-power double-tail comparator,” inIEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 22,no. 2, pp. 343-352, Feb. 2014.

3）再放大阶段

若N节点放电速度快于P节点，则在MN、MP两节点电压放电过程中，MN节点电压先于MP节点降至VDD-V

当MP节点也下降到VDD-V

与此同时，M11导通后，电源通过M11对MP节点充电，MP节点电压先下降再上升，最终关断M13和M18。MN节点仅存在放电通路，MN节点电压快速下降，关断M12，此时，MP节点仅存在充电通路，MP节点电压快速升高，MN与MP节点间的电压差以指数形式增大（即第二级电路的输入信号以指数形式增大），这有利于减小再放大延时。

在再放大阶段下，两级级联判决器最终的电流通路如图5中黑线条所示、图5中灰线条表示断路。最终，MP节点被上拉，MN节点被下拉，并且VIN和VIP端间输入小摆幅差分信号被放大为节点ON和OP间较大的电压差。

4）再生阶段

由于在再放大阶段下M19先于M18开启对OP节点充电，并且OP节点充电电流大于ON节点，所以M20导通，此时两级级联判决器进入再生阶段，M20将ON节点电压迅速下拉到地，M21关断，电源通过M19将OP节点快速充电至电源电压VDD，完成再生过程，此时两级级联判决器中的电流通路如图6中黑线条所示、图6中灰线条表示断路。

需要说明的是，在预放大阶段，M18~M19保持关断，因此输出节点ON、OP以相同的速度被下拉到电压V

综上，两级级联判决器的判决延时包括预放大延时、再放大延时和再生延时时三个部分。两级级联判决器减小判决延时的关键点包括：第一，第二级电路为第一级电路隔离大负载，有效减小第一级电路的预放大延时；第一级电路为第二级电路提供更大摆幅的输入电压，有利于减小再放大延时；第二，判决器的总增益为两级增益的乘积，有利于在更短的时间内获得满摆幅输出；第三，在预放大阶段，第二级电路输出节点同时放电到VDD/2，有利于第二级电路快速进入再生阶段以及减小再生延时。

已知具有超薄掩埋层氧化物的FDSOI器件具有体偏置特性。体偏置是一种允许通过在体上施加电压来改变P型MOS管和N型MOS管阈值电压的技术。有两种体偏置模式：正向体偏置(FBB)通过在N型MOS管体上施加正向电压或在P型MOS管体上施加负向电压来降低MOS管的阈值电压，以实现更高的驱动能力和更快的开关速度；反向体偏置(RBB)通过在N型MOS管的体上施加负向电压或在P型MOS管的体上施加正向电压来增加MOS管的阈值电压，以减小泄漏电流。由于FDSOI器件的特殊结构，体偏置范围不受闩锁效应的限制，有效范围扩展到-2V~+2V，控制精度为70mV/V。

针对图1所示两级级联判决器，为了验证体偏置效应对两级级联判决器的判决延时的影响，可基于控制变量法进行仿真验证，仿真结果如图7所示判决延时和体偏置电压对应关系图。

可选地，针对图1所示两级级联判决器，本发明实施例为适应超高速的应用场景，选用翻转阱器件以提高工作速率。在充电阶段也即复位阶段，M5~M10对电路节点充电到电源电压，去除中间节点的先前状态。对M5~M10施加体偏置对延迟性能几乎没有影响。如图7所示，M5~M10的体偏置电压从-2V变化到+2V的过程中，延迟变化小于0.32ps。考虑到体偏置操作受PWELL和NWELL之间的寄生二极管限制，M5~M10的体偏置电压设置为0V。

在预放大阶段，M1~M4导通，M12或M14开启前，差分电流对节点P和节点N处的寄生电容C

(2)

其中，I

(3)

其中

公式3和公式4均为公知公式，具体可参考如下文献：B. Razavi, “The SrongARMlatch,” in IEEE Solid-State Circuits Magazine, vol. 7, no. 2, pp. 2-17, Jun.2015.

M15~M16的阈值电压大小直接影响判决器的开关速率，较小的阈值电压有助于M15~M16快速导通。综合以上分析和图7仿真曲线的趋势，将M15和M16的体偏置设置为+2V，以降低M15~M16的阈值电压。

公式(1)表明，预放大延时正比于PMOS阈值电压，而再放大阶段的M18和M19的栅极输入电压差

再放大阶段中，M18和M19导通，对交叉耦合对M20和M21的栅极充电以触发判决器进入再生阶段，导通电流的大小与M18和M19的跨导成正比。在器件尺寸不变，即W/L不变情况下，跨导等于

M17、M20和M21的体偏置从+2V变化到-2V时，阈值电压下降约280mV，使得V

综上，针对图1所示两级级联判决器，在电路设计时，本发明实施例中的MOS管均采用FDSOI器件。所述FDSOI器件例如可采用翻转阱器件，但并不局限。基于体偏置效应对两级级联判决器的判决延时的影响，为各个MOS管选择合适的体偏置电压：M5~M10、M17、M20~M21、M1~M4的体偏置电压为0V；M11、M13、M18和M19的体偏置电压为-2V；M15~M16、M12和M14的体偏置电压为+2V。

以下将强臂判决器单独应用时称为SAS，将图1所示两级级联判决器称为TSS。为了验证TSS和体偏置的有效性，本发明实施例进行了对比仿真，仿结果如图8a~图8b和图9a~图9b所示。在图8a~图8b、图9a~图9b中，TSS（w/i BB）表示带有体偏优化的TSS，TSS（w/o BB）表示没有体偏优化的TSS，所有MOS管体端电压均接地。

图9a~图9b所示的瞬态仿真结果表明，在输入信号摆幅较小或者负载电容较大的情况下，TSS速率快的优势更加明显。图8a表明，在负载电容一定的情况下（例如C

如图9a~图9b所示，在待比较信号的摆幅Vin从5mV变化到100mV，负载电容从5fF变化到30fF时，仿真结果表明，带体偏置的TSS的延时小于另外两种判决器。随着输入摆幅减小或负载电容增加，TSS和SAS之间的延迟差异增加，而判决延时差异在有或没有体偏置的情况下基本保持不变。如图8a所示，在输入摆幅为100mV的情况下，带体偏的TSS、不带体偏的TSS和SAS的判决延迟分别为13.87ps、17.47ps、22.08ps。不带体偏的TSS比SAS判决延时减小20.9%，带体偏的TSS比不带体偏的TSS判决延时减小20.6%。如图8b所示，在负载电容为5fF的情况下，带体偏的TSS、不带体偏的TSS和SAS的判决延迟分别为16.06ps、20.55ps、24.08ps。不带体偏的TSS比SAS判决延时减小14.7%，带体偏的TSS比不带体偏的TSS判决延时减小30%。

带体偏的TSS、不带体偏的TSS和SAS的功耗分别为1.28mW、1.02mW和0.83mW。虽然带体偏的TSS的功耗是SAS的1.5倍左右，但由于判决器的功耗占接收器总功耗的比例较小，因此额外的功耗成本占接收机总功耗的比重较小。

此外，本发明实施例还公开了一种DFE，包括：如上述公开的任一种两级级联判决器。

具体的，随着数据传输速率的不断提升，尤其是在保证低功耗和高均衡性能的前提下，有线收发机设计面临着更多挑战。为了保证接收到的信号质量以满足低误码率的要求，DFE被广泛应用在有线接收端。而DFE的功耗和面积代价以及反馈回路上的时序约束是需要折中考虑的两大问题。低功耗的设计需求限制了有线接收机中DFE必须采用直接反馈型架构，而直接反馈型DFE最大的设计挑战是反馈回路的时序约束，即需在一个信号周期内完成信号判决、信号反馈和信号建立。随着数据传输速率的提高，信号周期不断缩短，直接反馈型DFE的时序约束成为限制有线接收机提速的瓶颈。强臂判决器的判决延迟过长，在高速/超高速数据传输场合下无法满足直接反馈型DFE紧张的时序约束。而本发明实施例公开的两级级联判决器的判决延迟短，在高速/超高速数据传输场合下能够很好地满足直接反馈型DFE紧张的时序约束。

此外，本发明实施例还公开了一种有线接收机，包括：如上述公开的任一种DFE。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，不再赘述。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的不同对象，而不必用于描述特定的顺序或先后次序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。