半导体装置

本申请要求于2022年6月16日在韩国知识产权局提交的第10-2022-0073256号韩国专利申请和于2022年8月26日在韩国知识产权局提交的第10-2022-0107785号韩国专利申请的优先权和权益，并且所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及一种半导体装置。

背景技术

对诸如用于大数据应用、高容量服务器和人工智能(AI)的高容量存储器装置的增加的需求已经导致对新存储器结构的相应的增加的需求。作为一个示例，已经提出了存储器单元裸片和外围电路裸片通过单独的工艺被制造且两个裸片被键合的新的存储器结构。在这样的结构中，外围电路裸片可通过相对低温的工艺被制造，并且因此可获得技术扩展的优点。

这个结构可具有在单元裸片与外围电路裸片之间的用于其间的通信的许多(例如，数百万个)键合部分，并且当键合部分的连接不稳定时，存储器的良品率可被降低。

发明内容

本公开内容的方面提供由于不良的键合连接导致的良品率劣化可被防止或减少的半导体装置。

根据一些实施例的半导体装置可包括：存储器装置，包括存储器单元、页缓冲器和第一开关，第一开关具有电连接到位于存储器单元的键合点的第一节点的第一端、以及连接到位于页缓冲器的第二节点的第二端；以及存储器控制器，被配置为在第一时段将预充电电压施加到第一节点和第二节点，在第一时段之后的第二时段中闭合第一开关，并且在第一开关被闭合之后基于第二节点的电压来确定存储器单元与第一开关之间的键合是否有缺陷。

根据一些实施例的半导体装置可包括：存储器装置，包括连接到多个存储器单元的多条位线；预充电电路，被配置为用第一电压对所述多条位线之中的第一位线进行预充电，并且用低于第一电压的第二电压对第二位线进行预充电；以及感测放大器，被配置为对第一位线与第二位线之间的电压差进行放大并输出放大后的值；以及存储器控制器，被配置为基于来自感测放大器的输出来确定所述多个存储器单元的键合是否有缺陷。

根据一些实施例的半导体装置可包括：存储器单元；页缓冲器；第一开关，具有在第一节点与存储器单元连接的第一端和在第二节点与页缓冲器连接的第二端；第二开关，连接在被配置为提供预充电电压的电源与第一节点之间；以及第三开关，连接在电源与第二节点之间，其中，页缓冲器包括：锁存器；以及晶体管，连接在锁存器的输入端子与接地端子之间，并且具有连接到第二节点的栅极。

附图说明

图1是根据一些实施例的存储器系统的示意性框图。

图2是根据一些实施例的存储器装置的示意性框图。

图3是根据一些实施例的存储器装置的一部分的电路图。

图4被提供用于根据一些实施例的存储器装置的操作的描述。

图5被提供用于根据一些实施例的存储器装置的操作的描述。

图6是示出键合区域中的键合节点的电压改变的曲线图的示例。

图7是根据一些实施例的存储器装置的示意性框图。

图8示出根据一些实施例的存储器装置的电路图的一部分。

图9是示出键合区域中的键合节点的电压改变的曲线图的示例。

图10是示出键合区域中的键合节点的电压改变的曲线图的示例。

图11示出根据一些实施例的存储器装置的电路图的一部分。

图12是根据一些实施例的缺陷检测方法的流程图。

图13是根据一些实施例的缺陷检测方法的流程图。

图14是根据一些实施例的计算系统的示意性框图。

具体实施方式

在下面的具体实施方式中，仅示出和描述了本发明构思的一些实施例，并且描述的实施例仅提供了在此提供的发明构思的用途的说明性(而非穷举性)示例。如本领域技术人员将理解的，在全部不脱离本发明构思的范围的情况下，描述的实施例可以以各种不同的方式被修改。

因此，附图和描述本质上将被认为是说明性的而非限制性的。贯穿说明书，同样的附图标记可表示同样的元件。在此示出和描述的流程图中，操作的顺序可被改变，若干操作可被合并，一些操作可被划分，和/或特定操作可不被执行。

在此，除非诸如“一个”或“单个”的明确表述被使用，否则以单数书写的表述可被解释为单数或复数。包括序数(诸如，第一、第二等)的术语可用于描述各种配置元件，但是组成元件不受这些术语的限制。这些术语可用于将一个组成元件与其他组成元件区分开的目的。

图1是根据一些实施例的存储器系统的示意性框图。

参照图1，存储器系统10可包括存储器控制器100和存储器装置200。

存储器控制器100可控制存储器系统10的整体操作。存储器控制器100可使用命令和地址将数据写入存储器装置200或从存储器装置读取数据。例如，存储器控制器100和存储器装置200可使用一个或多个单独的引脚和一条或多条单独的传输线来连接，以交换命令、地址或数据。

存储器控制器100可响应于来自主机(未示出)的指令而控制存储器装置200。主机可请求数据处理操作(例如，存储器系统10的数据读取操作、数据写入(编程)操作和/或数据擦除操作)。在一些实施例中，主机可以是中央处理器(CPU)、图形处理器(GPU)、微处理器或应用处理器(AP)。

主机可使用接口协议(例如，外围组件互连快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)和/或串行附接SCSI(SAS))与存储器控制器100通信。主机与存储器控制器100之间的接口协议不限于上述示例，并且在一些实施例中，USB(通用串行总线)、MMC(多媒体卡)、ESDI(增强型小型磁盘接口)和/或IDE(集成驱动电子装置)等可实现为接口协议。

存储器装置200可以是易失性存储器或非易失性存储器。

例如，存储器装置200可以是随机存取存储器(DRAM)(诸如，双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或兰巴斯动态随机存取存储器RDRAM等)。

作为其他实例，存储器装置200可以是NAND闪存、垂直NAND(VNAND)闪存、键合垂直NAND(BVNAND)闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、铁电RAM(FRAM)、自旋转移力矩RAM(STT-RAM)或导电桥接RAM(CBRAM)。

存储器装置200可包括单元区域和外围电路区域。单元区域可包括存储器单元阵列，并且外围电路区域可包括除存储器单元阵列之外的组成元件。每个区域可由单独的裸片形成。在存储器装置200中，单元区域和外围电路区域可使用键合来连接。也就是说，键合区域可在单元区域与外围电路区域之间。在一些实施例中，单元区域和外围电路区域可使用Cu到Cu(Cu-to-Cu)键合来连接。存储器装置200可包括用于键合区域中的通信的多个键合点。

存储器控制器100可被配置为检测存储器装置200的键合区域中的有缺陷的键合点。存储器控制器100可被配置为通过使用存储器装置200的单元区域中的节点的电压和/或外围电路区域中的节点的电压中的至少一个来检测有缺陷的键合点。

例如，寄生电阻和寄生电容可存在于存储器装置200的键合区域的键合点。在键合点，通过键合而电连接的两个组件之间的寄生电容和寄生电阻可形成。在下文中，为了解释键合点的电特性，键合点可被表示为电节点，并且分别表示键合点的寄生电阻和寄生电容的电阻器和电容器连接到该节点。

与键合点的寄生电容对应的电容可在操作的第一时段或区间期间被充电，并且电容的充电或放电可在第一时段或区间之后的操作的第二时段或区间期间被执行。存储器控制器100可基于第二时段或区间中的电容器的电压值来检测键合点是否有缺陷。存储器控制器100可在电容器的电压值超过参考电压时确定键合正常，并且在电容器的电压值不超过参考电压时确定键合有缺陷。

当存储器控制器100检测到有缺陷的键合点时，存储器控制器100可被配置为执行修复操作。例如，存储器控制器100可形成为将连接到有缺陷的键合点的位线重新路由或迂回到另外的位线。

图2是根据实施例的存储器装置的示意性框图。

参照图2，图1的存储器装置200可被实现为存储器装置300。

存储器装置300可包括存储器单元阵列310、电压生成器320、X解码器(或行解码器)330、页缓冲器(340)、Y解码器(或列解码器)350和控制逻辑360。

存储器单元阵列310可设置在与单元区域对应的第一裸片上，并且诸如页缓冲器340和Y解码器350的组成元件可设置在与外围电路区域对应的第二裸片上。第一裸片和第二裸片可通过诸如Cu到Cu键合的工艺被键合。也就是说，键合区域可位于第一裸片与第二裸片之间。

键合区域可包括用于第一裸片与第二裸片之间的通信的多个键合点。在每个键合点，可存在由于键合导致的寄生电阻和寄生电容。寄生电阻和寄生电容可分别被表示为等效电路中的电阻器和电容器。

存储器单元阵列310可包括多个存储器块。多个存储块中的每个可通过字线WL、串选择线SSL和地选择线GSL连接到X解码器330。多个存储块中的每个可通过位线BL连接到Y解码器350和页缓冲器340。

存储器单元阵列310可包括设置在多条字线WL和多条位线BL彼此交叉的区域的多个存储器单元。每个存储器单元可用作单元类型(诸如，单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或四级单元(QLC))。

存储器单元阵列310可包括非易失性存储器单元。例如，存储器单元阵列310可包括2D NAND存储器阵列或3D垂直NAND(VNAND)存储器阵列。

电压生成器320可被配置为接收电力，基于电压控制信号VCTRL生成和/或调节用于存储器操作的电压信号Vg，并且通过X解码器330将电压信号Vg提供给存储器单元阵列310。

X解码器330可通过字线WL、串选择线SSL和地选择线GSL连接到存储器单元阵列310。X解码器330可通过对行地址R_ADDR进行解码来选择多个存储器块中的至少一个。也就是说，行解码器330可使用行地址R_ADDR来选择字线WL、串选择线SSL和地选择线GSL。X解码器330可将从电压生成器320供应的电压信号Vg提供给字线WL。

页缓冲器340可包括第一页缓冲器340_1至第s页缓冲器340_s。第一页缓冲器340_1至第s页缓冲器340_s可通过多条位线BL分别连接到多个存储器单元(其中，在一些实施例中，“s”是大于或等于3的整数)。页缓冲器340可基于列地址C_ADDR从多条位线BL之中选择至少一条位线。页缓冲器340可根据操作模式作为写入驱动器或感测放大器进行操作。例如，在编程操作期间，页缓冲器340可从存储器控制器100接收数据DATA，并且可将与数据DATA对应的位线电压施加到选择的位线。在读取操作期间，页缓冲器340可检测选择的位线的电流或电压，感测存储在存储器单元阵列310中的数据DATA，并且将数据DATA提供给存储器控制器100。

页缓冲器340可包括电容器、晶体管和锁存器。电容器可以是根据寄生电容的因子。电容器、晶体管和锁存器可通过预充电时段和感测时段中的相应操作输出数据。稍后将参照图3至图6描述电容器、晶体管和锁存器的操作。

存储器装置300可包括在预充电时段中输出预充电电压的预充电电路、以及在预充电时段中闭合且在感测时段中断开的开关。当开关被闭合时，可理解为开关被导通，并且当开关被断开时，可理解为开关被关断。预充电电路可基于从外围电路区域中的电源管理集成电路(PMIC)输出的电力来生成预充电电压。例如，存储器装置300可包括设置在外围电路区域中并且在预充电时段中将预充电电压传递到存储器单元阵列310的第一开关、以及设置在外围电路区域中并且将预充电电压传递到页缓冲器340的第二开关。第一开关和第二开关可在感测时段中被断开。控制逻辑360可使用对预充电时段和感测时段进行区分的内部信号来控制开关。

存储器控制器100可通过在感测期间获取的数据来检测键合区域中的不良键合点。例如，在感测期间，当在页缓冲器340中感测到与预定值不同的值时，存储器控制器100可确定键合正常。在感测期间，当在页缓冲器340中感测到的值为预定值并且保持不变时，存储器控制器100可确定键合有缺陷。

Y解码器350可包括第一Y解码器350_1至第s Y解码器350_s。第一Y解码器350_1至第s Y解码器350_s中的每个可包括晶体管。晶体管可连接在页缓冲器340与存储器单元阵列310之间。晶体管可基于来自控制逻辑360的电压Vyd进行操作。例如，当电压Vyd超过晶体管的阈值电压时，晶体管可被闭合以连接存储器单元阵列310和页缓冲器340。当电压Vyd不超过晶体管的阈值电压时，晶体管可被断开，并且存储器单元阵列310和页缓冲器340可被断开。

控制逻辑360可将与存储器操作相关的相应的控制信号提供给电压生成器320、X解码器330、页缓冲器340和Y解码器350。控制逻辑360可控制存储器装置300的整体操作。控制逻辑360可通过基于从存储器控制器100接收的地址ADDR、命令CMD和控制信号CTRL中的至少一个生成内部控制信号，来控制存储器装置300。例如，控制逻辑360可生成用于控制电压生成器320的电压控制信号VCTRL，基于地址ADDR生成用于控制Y解码器350的电压Vyd、和/或行地址R_ADDR和列地址C_ADDR。控制逻辑360可将行地址R_ADDR输出到X解码器330或将列地址C_ADDR输出到页缓冲器340。

图3是根据一些实施例的存储器装置的一部分的电路图，图4被提供用于根据一些实施例的存储器装置的操作的描述，图5被提供用于根据一些实施例的存储器装置的操作的描述，并且图6是示出键合区域中的键合节点的电压改变的曲线图的示例。

参照图3，存储器装置可包括页缓冲器区域410、Y解码器区域420、键合区域430和单元区域440。这里，页缓冲器区域410和Y解码器区域420可形成在一个裸片(例如，第一裸片)中作为外围电路区域，并且单元区域440可形成在另一裸片(例如，与第一裸片不同的第二裸片)中。键合区域430可以是单元区域440和外围电路区域被键合的区域，并且可包括许多键合点。在图3中，为了便于描述，一个键合点被示出。

页缓冲器区域410可包括锁存器411和晶体管TR2。尽管电容器C

页缓冲器区域410可通过节点N

在一些实施例中，存储器装置300还可包括晶体管TR2与锁存器411之间的开关。开关可在预充电时段中被断开以电分离晶体管TR2和锁存器411，并且可在预充电时段之后的感测时段中闭合以电连接晶体管TR2和锁存器411。

Y解码器区域420可包括晶体管TR1。当高于阈值电压的电压Vyd被施加以连接单元区域440和页缓冲器区域410时，晶体管TR1可被闭合。

键合区域430可包括节点N

单元区域440可包括单元串441。尽管电容器C

单元串441可包括串联连接的多个存储器单元。电容器C

存储器装置可通过预充电时段和感测时段输出数据。预充电时段可在感测时段之前。

将参照图4至图6描述存储器装置在预充电时段中的操作。

参照图4，存储器装置还可包括开关450和460。在图4中，图3的晶体管TR1被示出为开关470。当存储器装置的键合有缺陷时，存储器装置的键合节点的寄生电阻可以很大。在图4中，示出了键合节点的寄生电阻R

在预充电期间，电压Vyd可不被供应。也就是说，在预充电时段期间，晶体管TR1(开关470)可被断开，并且因此页缓冲器区域410和单元区域440可电分离。在预充电时段中，电容器C

电压VDD可(例如，从控制逻辑360和/或电压生成器320)被施加。电压VDD的幅度和施加时间可以是可调节的。例如，当键合正常时，电压VDD的幅度和施加时间可被预先确定，使得电容器C

当具有大电阻值的电阻R

节点N

参照图6，节点N

电压VDD的幅度和施加时间可基于在电容器C

在这种情况下，当键合有缺陷并且电阻R

在一些实施例中，存储器装置还可包括感测电路，感测电路在预充电时段结束的时间ta测量在电容器C

将参照图5描述在感测时段中的存储器装置的操作。

参照图5，电压Vyd可在感测时段中被施加。电压Vyd也可高于晶体管TR1的阈值电压。也就是说，开关470可被闭合，并且页缓冲器区域410和单元区域440可电连接。在这种情况下，由于节点N

在感测时段中，电容器C

(等式1)

这里，V

当电压V

也就是说，当键合区域430的键合正常时，锁存器411的逻辑电平被切换，并且当键合有缺陷时，锁存器411的逻辑电平不被切换，并且先前的预定值可被保持。

因此，存储器控制器100可基于感测时段中锁存器411的逻辑电平(或逻辑值)来确定键合是否有缺陷。例如，当锁存器411的值从“1”改变为“0”时，存储器控制器100确定键合正常，并且当锁存器411的值未被改变并且先前的值被保持时，存储器控制器100可确定键合有缺陷。当确定或检测到键合有缺陷时，存储器控制器100可执行修复操作。

参照图6，由于电容器C

图7是根据一些实施例的存储器装置的示意性框图。

参照图7，图1的存储器装置200可被实现为存储器装置700。

存储器装置700可包括控制逻辑710、地址寄存器720、行地址复用器(RA MUX)730、存储体控制逻辑740、多个行解码器750、多个列解码器760、输入和输出(I/O)门控电路770、多个感测放大器780、多个存储器单元阵列790、以及数据输入/输出缓冲器795。

多个存储器单元阵列790可设置在与单元区域对应的第一裸片上，并且诸如感测放大器780的多个组成元件可设置在与外围电路区域对应的第二裸片上。第一裸片和第二裸片可通过诸如Cu到Cu键合的工艺被键合。也就是说，键合区域可位于第一裸片与第二裸片之间。

键合区域可包括用于第一裸片与第二裸片之间的通信的多个键合点。在每个键合点，可存在由于键合导致的寄生电阻和寄生电容。寄生电阻和寄生电容可分别被表示为等效电路中的电阻器和电容器。

多个存储器单元阵列790和多个感测放大器780可分别通过位线(或位线条)和互补位线彼此连接。在等效电路中，可表示出由于寄生电容导致的电容器分别连接到位线和互补位线。针对一条位线，相应的至少一条互补位线可被布置。存储器控制器100可基于连接到位线的电容器的电压和/或连接到互补位线的电容器的电压中的至少一个来确定键合是否有缺陷。

位线的电容器、互补位线的电容器和多个感测放大器780可通过预充电时段和感测放大时段中的相应操作来输出数据。稍后将参照图8至图11描述位线的电容器、互补位线的电容器和多个感测放大器780的操作。

控制逻辑710可被配置为对从存储器控制器100接收的命令CMD进行解码，基于从地址寄存器720接收的地址生成刷新行地址REF_ADDR，并且将刷新行地址REF_ADDR输出到行地址复用器730。命令CMD可包括写入使能信号WEB、行地址选通信号RASB、列地址选通信号CASB、芯片选择信号CSB和/或时钟使能信号CKE等。

行地址复用器730可接收刷新行地址REF_ADDR和操作行地址OPR_ADDR。行地址复用器730可选择性地将刷新行地址REF_ADDR或操作行地址OPR_ADDR作为行地址RA输出到行解码器750。刷新行地址REF_ADDR可以是用于单元刷新的地址，并且操作行地址OPR_ADDR可以是用于写入、读取和/或擦除的地址。

地址寄存器720可从存储器控制器100接收地址ADDR。地址ADDR可包括存储体地址BANK_ADDR、操作行地址OPR_ADDR和列地址COL_ADDR。地址寄存器720可将操作行地址OPR_ADDR提供给行地址复用器730，可将存储体地址BANK_ADDR提供给存储体控制逻辑740，并且可将列地址COL_ADDR提供给列解码器760。

存储体控制逻辑740可响应于存储体地址BANK_ADDR而生成存储体控制信号，并且可将存储体控制信号输出到多个行解码器750和多个列解码器760。多个行解码器750可包括第一行解码器750_1至第r行解码器750_r(其中，在一些实施例中，“r”是大于1的整数)。多个列解码器760可包括第一列解码器760_1至第r列解码器760_r(r是大于1的整数)。响应于存储体控制信号，第一行解码器750_1至第r行解码器750_r之中的与存储体地址BANK_ADDR对应的行解码器可被激活，并且第一列解码器760_1至第r列解码器760_r之中的与存储体地址BANK_ADDR对应的列解码器可被激活。

多个存储器单元阵列790可包括第一存储器单元阵列790_1至第r存储器单元阵列790_r(r是大于1的整数)。也就是说，多个存储器单元阵列790的数量可与多个行解码器750的数量和多个列解码器760的数量相同。例如，r可被实现为8、16或32等。

第一行解码器750_1至第r行解码器750_r可分别连接到第一存储器单元阵列790_1至第r存储器单元阵列790_r。第一列解码器760_1至第r列解码器760_r可分别连接到第一存储器单元阵列790_1至第r存储器单元阵列790_r。此外，多个感测放大器780可包括分别连接到第一存储器单元阵列790_1至第r存储器单元阵列790_r的第一感测放大器780_1至第r感测放大器780_r。

第一行解码器750_1至第r行解码器750_r、第一列解码器760_1至第r列解码器760_r、第一感测放大器780_1至第r感测放大器780_r、以及第一存储器单元阵列790_1至第r存储器单元阵列790_r可分别形成第一存储体至第r存储体。第一存储器单元阵列790_1至第r存储器单元阵列790_r中的每个可包括多条字线、多条位线、以及形成在字线和位线的交叉点的多个存储器单元。每个存储器单元可具有DRAM单元结构。存储器单元连接到的字线可被定义为行，并且存储器单元连接到的位线可被定义为列。

在第一行解码器750_1至第r行解码器750_r之中，由存储体控制逻辑740激活的行解码器750可对从行地址复用器730输出的行地址RA进行解码，并且可激活与行地址RA对应的字线。例如，激活的行解码器可将字线驱动电压施加到与行地址RA对应的字线。

列解码器760可通过输入和输出门控电路770来激活感测放大器780。例如，在第一列解码器760_1至第r列解码器760_r之中，由存储体控制逻辑740激活的列解码器可通过输入和输出门控电路770来激活第一感测放大器780_1至第r感测放大器780_r之中的与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。

输入和输出门控电路770可包括用于对输入数据和输出数据进行门控的电路、输入数据掩码逻辑、用于存储从存储器单元阵列790输出的数据的读取数据锁存器、和/或用于将数据写入存储器单元阵列790的写入驱动器。

从第一存储器单元阵列790_1至第r存储器单元阵列790_r中的一个读取的数据DQ可由与存储器单元阵列对应的感测放大器感测到并被存储在读取数据锁存器中。存储在读取数据锁存器中的数据DQ可通过数据输入和输出缓冲器795被提供给存储器控制器100。此外，待写入第一存储器单元阵列790_1至第r存储器单元阵列790_r中的一个的数据DQ可从存储器控制器100被提供给数据输入和输出缓冲器795。提供给数据输入和输出缓冲器795的数据DQ可通过写入驱动器被写入一个存储器单元阵列中。

图8示出根据一些实施例的存储器装置的电路图的一部分。图9是示出键合区域的键合节点的电压改变的曲线图的示例。图10是示出键合区域的键合节点的电压改变的曲线图的示例。在图9和图10中，纵轴表示键合区域的键合节点的电压VBL。

参照图8，存储器装置可包括感测放大器区域810、键合区域820和单元区域830。这里，感测放大器区域810可形成在一个裸片(例如，第一裸片)中作为外围电路区域，并且单元区域830可形成在另一裸片(例如，第二裸片)中。键合区域820是单元区域830和外围电路区域被键合的区域，并且可包括许多键合点。在图8中，为了便于描述，位线BL和互补位线BLB的两个键合点被示出。

感测放大器区域810可包括位线BL、互补位线BLB、锁存器811和预充电电路813。

电容器C

位线BL可连接感测放大器区域810和单元区域830。在预充电时段期间，预充电电路813可将第一电压施加到位线BL。

电容器C

互补位线BLB可连接感测放大器区域810和单元区域830。在预充电时段期间，预充电电路813可将第二电压施加到互补位线BLB。第二电压可低于第一电压。在感测时段期间，预充电电路813可不将电压施加到位线BL或互补位线BLB。例如，开关可在预充电电路813与位线BL和互补位线BLB之间。

电容器C

当到键合区域820的节点N

当到键合区域820的节点N

锁存器811可连接到位线BL和互补位线BLB。例如，锁存器811可包括第一反相器和第二反相器。第一反相器的输出端子和第二反相器的输入端子可连接到位线BL。第一反相器的输入端子和第二反相器的输出端子可连接到互补位线BLB。

锁存器811可在预充电时段之后的感测放大时段中进行操作。锁存器811可在预充电时段期间处于关断状态。锁存器811可在感测放大时段中对位线BL的电压与互补位线BLB的电压之间的电压差进行放大(例如，并且可输出放大后的值)。也就是说，当在预充电时段中电容器C

存储器控制器100可在感测放大时段中基于来自锁存器811的输出来确定或检测键合区域820的键合是否有缺陷。例如，存储器控制器100可根据感测放大时段中的放大结果，基于位线BL的电压和/或互补位线BLB的电压中的至少一个来确定键合区域820的键合是否有缺陷。当位线BL根据放大结果变为低电平时，存储器控制器100可确定键合区域820中的节点N

单元区域830可包括单元串831和单元串832。单元串831连接到位线BL，并且可包括串联连接的多个存储器单元。单元串832连接到互补位线BLB，并且可包括串联连接的多个存储器单元。

键合区域820可通过位线BL和互补位线BLB连接感测放大器区域810和单元区域830。

参照图9，当到键合区域820的节点N

在预充电时段t3中，随着电容器C

在感测放大时段t4期间，锁存器811可对位线BL的电压与互补位线BLB的电压之间的差进行放大。由于位线BL的电压在时间点tb低于互补位线BLB的电压，因此在感测放大时段t4中，位线BL变为低电平，并且互补位线BLB变为高电平。因此，存储器控制器100可基于低电平的位线BL来确定节点N

参照图10，当到键合区域820的节点N

在预充电时段t5中，随着电容器C

在感测放大时段t6中，锁存器811可对位线BL的电压与互补位线BLB的电压之间的差进行放大。由于位线BL的电压在时间点tc高于互补位线BLB的电压，因此在感测放大时段t6中，位线BL变为高电平，并且互补位线BLB变为低电平。因此，存储器控制器100可基于高电平的位线BL来确定节点N

在图9和图10中，为了便于描述，示出互补位线BLB的电压值在时间点tb变为VDD/2V或者位线BL的电压值在时间点tc变为VDD/2V，但是本公开不限于此。例如，施加到位线BL的第一电压被实现为高于施加到互补位线BLB的第二电压，并且第一电压和/或第二电压可高于或低于VDD/2V。此外，时间点tb和tc不一定通过位线BL的电压或互补位线BLB的电压变为VDD/2V的时间来确定，但是在一些实施例中可基于确定的位线BL的电压与互补位线BLB的电压之间产生差异的时间。

图11示出根据一些实施例的存储器装置的电路图的一部分。

参照图11，存储器装置可包括感测放大器区域1110、键合区域1120和单元区域1130。这里，感测放大器区域1110可形成在一个裸片(例如，第一裸片)中作为外围电路区域，并且单元区域1130可形成在另一裸片(例如，第二裸片)中。键合区域1120可以是单元区域1130和外围电路区域被键合的区域，并且可包括许多键合点。在图11中，位线BL和(n+1)条互补位线(BLB#0至BLB#n)的(n+2)个键合点被示出。这里，“n”可以是大于1的整数。

感测放大器区域1110可包括位线BL、互补位线BLB#0至BLB#n、锁存器1111和预充电电路1113。尽管还示出了电容器C'

位线BL可连接感测放大器区域1110和单元区域1130。在预充电时段期间，预充电电路1113可将第一电压施加到位线BL。

电容器C'

互补位线BLB#0至BLB#n可连接感测放大器区域1110和单元区域1130。在预充电时段期间，预充电电路1113可将第二电压施加到互补位线BLB#0至BLB#n。第二电压可低于第一电压。在感测时段中，预充电电路1113可不将电压施加到位线BL和互补位线BLB#0至BLB#n。例如，开关可设置在位线BL和互补位线BLB#0至BLB#n与预充电电路1113之间。

电容器C'

当到键合区域1120的节点N'

当到键合区域1120的节点N'

锁存器1111可连接到位线BL和互补位线BLB#0至BLB#n。例如，锁存器1111可包括第一反相器和第二反相器。第一反相器的输出端子和第二反相器的输入端子可连接到位线BL。第一反相器的输入端子和第二反相器的输出端子可连接到互补位线BLB#0至BLB#n。锁存器1111可在预充电时段之后的感测放大时段中进行操作。锁存器1111可在预充电时段期间处于关断状态。锁存器1111可在感测放大时段中对位线BL的电压与互补位线BLB#0至BLB#n的电压的平均值(平均电压值)之间的差进行放大。也就是说，当在预充电时段中电容器C'

存储器控制器100可根据感测放大时段中的放大结果，基于位线BL的电压和互补位线BLB#0至BLB#n的电压中的至少一个来确定键合区域1120的键合是否有缺陷。

例如，当到节点N'

当到节点N'

当到节点N'

当到节点N'

在上文中，存储器控制器100根据位线BL的电平来确定节点N'

单元区域1130可包括单元串1131至1134。单元串1131至1134可包括串联连接的多个存储器单元。单元串1131可连接到位线BL，并且单元串1132至1134可分别连接到互补位线BLB#0至BLB#n。

键合区域1120可通过位线BL和互补位线BLB#0至BLB#n来连接感测放大器区域1110和单元区域1130。

图12是根据一些实施例的缺陷检测方法的流程图。

参照图12，存储器装置可通过分别将相同的电压施加到存储器单元和键合到存储器单元的外围电路而对存储器单元和键合到存储器单元的外围电路进行预充电(S1210)。存储器单元可形成在第一区域中，并且外围电路可形成在第二区域中。第一区域和第二区域中的每个可被实现为不同的裸片。键合区域可位于第一区域与第二区域之间。

存储器装置可连接存储器单元和外围电路(S1220)。在一些实施例中，外围电路可包括连接到第一区域的开关。开关可在预充电时段中被断开，并且可在预充电时段之后的感测时段中被闭合。开关连接存储器单元和外围电路，并且可在第二区域中。存储器装置可在预充电时段中断开开关，并且在感测时段中闭合开关。开关可被实现为第一晶体管。存储器装置可基于阈值电压而断开和闭合开关。

存储器装置可基于外围电路的键合点的电压值来确定存储器单元与外围电路之间的键合是否有缺陷(S1230)。外围电路还可包括预先存储预定值的锁存器、以及源极和漏极连接到锁存器的第二晶体管。例如，预定值可以是“1”。晶体管的栅极可在感测节点连接到开关。当在存储器单元和外围电路连接之后感测节点的电压超过第二晶体管的阈值电压时，第二晶体管可被导通，并且预定值可被预先切换。当在存储器单元和外围电路连接之后感测节点的电压不超过晶体管的阈值电压时，第二晶体管可被截止，使得预定值可保持其现有值而不被改变。当锁存器的值被改变时，存储器控制器可确定键合正常，并且当锁存器保持该值时，存储器控制器可确定键合有缺陷。

图13是根据一些实施例的缺陷检测方法的流程图。

参照图13，存储器装置可将不同的电压施加到第一位线和第二位线(S1310)。例如，存储器装置可将第一电压施加到第一位线，并且可将低于第一电压的第二电压施加到第二位线。第一位线和第二位线可连接存储器装置的单元区域和外围电路区域。单元区域和外围电路区域可被划分为不同的裸片。也就是说，键合区域可位于单元区域与外围电路区域之间。可理解，根据键合区域的寄生电阻和寄生电容的电阻器和电容器可在第一位线和第二位线中。存储器装置可在预充电时段期间将电压施加到位线。

存储器装置可对第一位线与第二位线之间的电压差进行放大(S1320)。在一些实施例中，当到第一位线的键合有缺陷时，因为由于寄生电阻导致的电压降，所以在预充电时段结束时第一位线的电压可低于第二位线的电压。作为存储器装置的放大结果，第一位线的电压可处于低电平，并且第二位线的电压可处于高电平。在一些实施例中，当全部键合正常时，在预充电时段结束时，第一位线的电压可高于第二位线的电压。作为存储器装置的放大结果，第一位线的电压可处于高电平，并且第二位线的电压可处于低电平。存储器装置可在预充电时段之后的感测放大时段中对电压差进行放大。

存储器装置可基于放大结果来确定键合是否有缺陷(S1330)。当作为放大结果，第一位线的电压处于低电平时，存储器装置可确定到第一位线的键合有缺陷。当作为放大结果，第一位线的电压处于高电平时，存储器装置可确定到第一位线的键合正常。

图14是根据一些实施例的计算系统的示意性框图。

参照图14，计算装置2000可包括处理器2010、存储器2020、存储器控制器2030、存储装置2040、通信接口2050和总线2060。计算装置2000还可包括其他通用组成元件。

处理器2010可控制计算装置2000的每个组件的整体操作。处理器2010可被实现为各种处理单元(诸如，中央处理器(CPU)、应用处理器(AP)和图形处理器(GPU))中的至少一个。

存储器2020可存储各种数据和指令。存储器2020可用参照图1至图13描述的存储器装置来实现。存储器控制器2030可控制至和来自存储器2020的数据或指令的传送。存储器控制器2030可用参照图1至图13描述的存储器控制器来实现。在一些实施例中，存储器控制器2030可被设置为与处理器2010独立的芯片。在一些实施例中，存储器控制器2030可被设置为处理器2010的内部配置。

存储装置2040可非暂时地存储程序和数据。在一些实施例中，存储装置2040可用非易失性存储器来实现。通信接口2050可支持计算装置2000的有线/无线通信(例如，互联网通信)。此外，通信接口2050可支持除互联网通信之外的各种通信方法。总线2060可提供计算装置2000的组成元件之间的通信功能。总线2060可包括根据构成元件之间的通信协议的至少一种类型的总线。

在一些实施例中，参照图1至图14描述的每个组成元件或两个或更多个组成元件的组合可被实现为数字电路、可编程或不可编程逻辑器件或阵列、专用集成电路(ASIC)等。

虽然已经结合目前被认为是发明构思的实施例的实际示例描述了发明构思，但是将理解，本公开不限于公开的实施例。相反，意在覆盖包括在所附权利要求的范围内的各种修改和等同布置。