栅极结构上具有碳衬垫的半导体元件及其制备方法

本申请主张2021年1月26日申请的美国正式申请第17/158,564号的优先权及益处，该美国正式申请的内容以全文引用的方式并入本文中。

技术领域

本公开关于一种半导体元件及其制备方法。特别涉及一种栅极结构上具有碳衬垫的半导体元件及其制备方法。

背景技术

对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合(integration)。

然而，该等半导体元件的制造与整合包含许多复杂步骤与操作。在该等半导体元件中的整合变得越加复杂。该等半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如在相邻导电特征之间的短路与漏电流，而短路与漏电流则是由相邻导电特征之间的介电层损坏所引起的。据此，有持续改善该等半导体元件的制造流程的需要，以便对付该等缺陷并可加强其效能。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本申请的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一栅极结构，设置在一半导体基底上。该半导体元件亦具有一碳衬垫，覆盖该栅极结构的一上表面与各侧壁以及覆盖该半导体基底的一上表面。该半导体元件还具有一位元线接触点，设置在该半导体基底上。该位元线接触点延伸在该栅极结构上，以及该位元线接触点通过该碳衬垫而与该栅极结构电性分隔。

在一些实施例中，该半导体元件还包括一介电层，设置在该碳衬垫上，其中该介电层与该碳衬垫包含不同材料。在一些实施例中，该半导体元件还包括一图案化遮罩(掩膜)，设置在该介电层上，其中该图案化遮罩的一上表面大致齐平于该位元线接触点的一上表面。在一些实施例中，在该介电层与该位元线接触点之间的一界面大致对准在该图案化遮罩与该位元线接触点之间的一界面。

在一些实施例中，该半导体元件还包括一第一源极/漏极区以及一第二源极/漏极区，设置在该半导体基底中以及设置在该栅极结构的相反两侧上；以及一位元线，设置在该位元线接触点上，其中该位元线经由该位元线接触点而电性连接到该第一源极/漏极区。在一些实施例中，该半导体元件还包括一电容器接触点，设置在该第二源极/漏极区上，并穿经该碳衬垫；以及一电容器，设置在该电容器衬垫上，其中该电容器经由该电容器接触点而电性连接到该第二源极/漏极区。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一栅极结构以及一第二栅极结构，设置在一半导体底上。该半导体元件亦具有一位元线接触点，设置在该半导体基底上且设置在该第一栅极结构与该第二栅极结构之间。该半导体元件还具有一碳衬垫，覆盖该第一栅极结构与该第二栅极结构。该位元线接触点通过该碳衬垫而与该第一栅极结构及该第二栅极结构电性分隔。此外，该半导体元件具有一介电层，设置在该碳衬垫上。该位元线接触点穿经该介电层。

在一些实施例中，该第一栅极结构的一上表面与各侧壁以及该第二栅极结构的一上表面与各侧壁完全被该碳衬垫所覆盖。在一些实施例中，该位元线接触点延伸到位于该第一栅极结构上的该碳衬垫的一上表面上以及延伸到位于该第二栅极结构上的该碳衬垫的一上表面上。

在一些实施例中，该半导体元件还包括一第一源极/漏极区，设置在该半导体基底中，且设置在该第一栅极结构与该第二栅极结构之间；以及一位元线，设置在该位元线接触点上，其中该位元线竟由该位元线接触点而电性连接到该第一源极/漏极区。在一些实施例中，该半导体元件还包括一第二源极/漏极区，设置在该半导体基底中，其中该第一栅极结构位于该第一源极/漏极区与该第二源极/漏极区之间；以及一电容器接触点，穿经该介电层与该碳衬垫以电性连接到该第二源极/漏极区。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：形成一第一栅极结构在一半导体基底上；以及形成一第一源极/漏极区在该半导体基底中。该第一源极/漏极区邻近该役一栅极结构设置。该制备方法亦包括共形地沉积一碳衬垫在该第一栅极结构与该半导体基底上；以及形成一介电层在该碳衬垫上。该制备方法还包括形成一位元线接触点以穿经该介电层与该碳衬垫。该位元线接触点电性连接到该第一源极/漏极区，以及该位元线接触点通过该碳衬垫而与该第一栅极结构分隔开。

在一些实施例中，在该位元线接触点形成之后，该第一栅极结构的一上表面与各侧壁完全被碳衬垫覆盖。在一些实施例中，在形成该位元线接触点之前，还包括执行一第一蚀刻工艺以形成一开孔在该介电层中，其中该碳衬垫在该第一栅极结构的各侧壁上的一部分通过该开孔而暴露，以及该碳衬垫覆盖该第一源极/漏极区的一部分的一上表面通过该开孔而暴露。此外，该制备方法包括执行一第二蚀刻工艺以移除该碳衬垫覆盖该第一源极/漏极区的该部分。在一些实施例中，该第一蚀刻工艺与该第二蚀刻工艺为干蚀刻工艺。在一些实施例中，一蚀刻选择性存在于该碳衬垫与该介电层之间，以使该第一源极/漏极区在该第一蚀刻期间完全被该碳衬垫的该部分所覆盖。在一些实施例中，在形成该位元线接触点之前，还包括在该介电层上执行一第三蚀刻工艺，以加宽该开孔的一上部，以使该碳衬垫的一最上面的表面部分地暴露，其中该第一栅极结构在该第三蚀刻工艺期间完全被覆盖。

在一些实施例中，在加宽该开孔的该上部之后，该位元线接触点形成在该开孔中，且该位元线接触点覆盖该碳衬垫的该最上面的表面。在一些实施例中，该制备方法还包括形成一第二源极/漏极区在该半导体基底中，其中该第一源极/漏极区与该第二源极/漏极区位于该第一栅极结构的相反两侧上。此外，该制备方法包括形成一电容器接触点以穿经该介电层与该碳衬垫，其中该电容器接触点电性连接到该第二源极/漏极区。在一些实施例中，该制备方法还包括形成一第二栅极结构在该半导体基底与该碳衬垫之间，其中该第一源极/漏极区位于该第一栅极结构与该第二栅极结构之间，以及该位元线接触点通过该碳衬垫而与该第二栅极结构分隔开。

本公开提供一半导体元件及其制备方法的一些实施例。在一些实施例中，该半导体元件具有一栅极结构与一位元线接点，以及一碳衬垫；该栅极结构与该位元线接触点设置在一半导体基底上，该碳衬垫设置在该栅极结构的一上表面与各侧壁上。该位元线接触点通过该碳衬垫而与该栅极结构电性分隔。该碳衬垫经配置以保护在下方的该栅极结构在接下来用于形成该位元线接触点的蚀刻工艺期间不会被暴露或损伤，借此，避免在该栅极结构与该位元线接触点之间的未预期的短路(undesirable short circuit)。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文披露的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请文件的公开内容，附图中相同的元件符号指相同的元件。

图1是剖视示意图，例示本公开一些实施例的半导体元件。

图2是流程示意图，例示本公开一些实施例的半导体元件的制备方法。

图3是剖视示意图，例示本公开一些实施例在该半导体元件形成期间的中间阶段，形成多个栅极结构在一半导体基底上。

图4是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成多个源极/漏极区在该半导体基底中。

图5是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一碳衬垫以覆盖这些栅极结构与该半导体基底。

图6是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一介电层在该碳衬垫上。

图7是顶视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，形成一图案化遮罩在该介电层上。

图8是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，执行一第一蚀刻工艺以形成一开孔(opening)。

图9是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，执行一第二蚀刻工艺以加深该开孔。

图10是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成另一图案化遮罩在该介电层上。

图11是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，执行一第三蚀刻工艺以加宽该开孔的一上部。

图12是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一导电材料在该开孔中以及在该图案化遮罩上。

图13是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，平坦化该导电材料以形成一位元线接触电在该开孔中。

图14是顶视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，形成一位元线在该位元线接触点上。

图15是沿图14的剖线A-A’的剖视示意图，例示本公开一些实施例的半导体元件结构形成期间的中间阶段。

图16是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一间隙子结构在该位元线的相反两侧上。

图17是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一介电层以围绕该间隙子结构并形成多个空气间隙子(air spacers)在该间隙子结构中。

图18是剖视示意图，例示本公开一些实施例在半导体元件形成期间的中间阶段，形成一介电层以覆盖该多个空气间隙子并形成一图案化遮罩在该介电层上。

图19是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，通过使用该图案化遮罩当作一遮罩而蚀刻在下层的该多个介电层以形成多个开孔。

图20是剖视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，经由该多个开孔而蚀刻该碳衬垫。

图21是顶视示意图，例示本公开一些实施例半导体元件形成期间的中间阶段，形成多个电容器接触点在该多个孔中。

图22是沿图21的剖线A-A’的剖视示意图。，例示本公开一些实施例的半导体元件结构形成期间一中间阶段。

附图标记说明：

10：制备方法

100：半导体元件

101：半导体基底

103a：栅极结构

103b：栅极结构

105a：源极/漏极区

105b：源极/漏极区

105c：源极/漏极区

107：碳衬垫

109：介电层

111：图案化遮罩(掩膜)

120：开孔

120’：开孔

120”：开孔

120’a：下部

120’b：上部

120”b：上部

131：图案化遮罩

133：导电材料

135：位元线接触点

137：下位元线层

139：上位元线层

141：位元线

143：内间隙子

145：中间间隙子

145’：空气间隙子

147：外间隙子

149：间隙子结构

149’：间隙子结构

151：介电层

153：介电层

155：图案化遮罩

157a：开孔

157a’：开孔

157b：开孔

157b’：开孔

159a：电容器接触点

159b：电容器接触点

161：介电层

163a：导电层

163b：导电层

165a：介电层

165b：介电层

167a：导电层

167b：导电层

169a：电容器

169b：电容器

I1：界面

I2：界面

S1：侧壁

S2：侧壁

S11：步骤

S13：步骤

S15：步骤

S17：步骤

S19：步骤

S21：步骤

S23：步骤

S25：步骤

S27：步骤

S29：步骤

S31：步骤

S33：步骤

T1：上表面

T2：上表面

T3：上表面

T4：上表面

T5：上表面

T6：上表面

T7：上表面

T8：上表面

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

图1是剖视示意图，例示本公开一些实施例的一半导体元件结构100。如图1所示，半导体元件结构100包括一半导体基底101；源极/漏极区105a、105b、105c，设置在半导体基底101中；以及栅极结构103a、103b，设置在半导体基底101上。源极/漏极区105a与105b位于栅极结构103a的相反两侧上，以及源极/漏极区105b与105c位于栅极结构103b的相反两侧上。

在一些实施例中，半导体元件100具有一碳衬垫107，设置在栅极结构103a、103b与半导体基底101上；一介电层109，设置在碳衬垫107上；一图案化遮罩(掩膜)131，设置在介电层109上；以及一位元线接触点，设置在栅极结构103a与103b之间。在一些实施例中，栅极结构103a、103b的各侧壁S1、S2与各上表面T2、T3完全被碳衬垫107所覆盖，以及碳衬垫107延伸到半导体基底101的上表面T1上。在一些实施例中，位元线接触点135通过碳衬垫107而与栅极结构103a、103b分隔开。

在一些实施例中，位元线接触点135的一上部具有一宽度，该宽度大于位元线接触点135的一下部的一宽度；以及依据一些实施例，位元线接触点135的上部延伸到碳衬垫107位于栅极结构103a、103b的各上表面T2、T3上的该部分上。在一些实施例中，在图1的剖视示意图中，位元线接触点135具有一T型轮廓。在一些实施例中，位元线接触点135的下部邻接碳衬垫107位于栅极结构103a、103b的各侧壁上的这些部分；以及位元线接触点135的上部邻接介电层109与图案化遮罩131。

再者，半导体元件100具有一位元线141，设置在位元线接触点135上；一间隙子结构149’，设置在位元线141的相反两侧上；以及一介电层151，围绕间隙子结构149’设置。位元线141具有一下位元线层137以及一上位元线层139。间隙子结构149’具有多个内间隙子143、多个空气间隙子145’以及多个外间隙子147。在一些实施例中，该多个空气间隙子145’夹置在该多个内间隙子143与该多个外间隙子147之间。

半导体元件100亦具有一介电层153，设置在介电层151上；一图案化遮罩155，设置在介电层153上；以及电容器接触点159a、159b，穿经碳衬垫107、图案化遮罩131与155以及介电层109、151、153。半导体元件100还具有一介电层161，设置在图案化遮罩155上；以及电容器169a、169b，设置在介电层161中。在一些实施例中，电容器169a、169b为金属-绝缘体-金属(MIM)电容器。电容器169a具有导电层163a与167a，以及一介电层165a夹置在导电层163a与167a之间。此外，电容器169b具有导电层163b与167b，以及一介电层165b夹置在导电层163b与167b之间。

在一些实施例中，位元线141经由位元线接触点135而电性连接到源极/漏极区105a，电容器169a经由电容器接触点159b而电性连接到源极/漏极区105b。在一些实施例中，半导体元件100为一动态随机存取存储器(DRAM)，源极/漏极区105a、105b、105c位于一主动区中，以及栅极结构103a、103b为横越过该主动区的平行字元线(WL)结构。

图2是流程示意图，例示本公开一些实施例的一半导体元件(例如半导体元件结构100)的制备方法10，其中制备方法10具有步骤S11、S13、S15、S17、S19、S21、S23、S25、S27、S29、S31及S33。图2的步骤S11到S33结合下列附图进行详细说明。

图3到图13、图15到图20以及图22是剖视示意图，例示本公开一些实施例的半导体元件100形成期间的各中间阶段。图14及图21是顶视示意图，例示半导体元件100形成期间的各中间阶段，其中图15例示沿图14的剖线A-A’的剖视示意图，以及图22例示沿图21的剖线A-A’的剖视示意图。如图3所示，提供半导体基底101。半导体基底101可为一半导体晶圆，例如一硅晶圆。

或者是或此外，半导体基底101可包括元素半导体材料、化合物半导体材料及/或合金半导体材料。该多种元素半导体材料的例子可包括单晶硅、多晶硅、非晶硅、锗及/或钻石，但并不以此为限。该多种化合物半导体材料的例子可包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，但并不以此为限。该多种合金半导体材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但并不以此为限。

在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位于基底上，半导体层位于埋入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子注入分离(separationby implanted oxygen，SIMOX)、晶圆接合(waferbonding)及/或其他适合的方法制造。

仍请参考图3，依据一些实施例，栅极结构103a、103b形成在半导体基底101上。其个别步骤示出在如图2所示的制备方法10中的步骤S11。在一些实施例中，每一栅极结构103a、103b可为一单层或多层。在一些实施例中，栅极结构103a、103b包括铝、铜、钨、钛、钽或其他可应用的导电材料。

栅极结构103a、103b的制作技术可包含沉积一导电材料(图未示)在半导体基底101的上表面T1上，以及图案化该导电材料以形成栅极结构103a、103b。在一些实施例中，栅极结构103a、103b大致相互平行。在本公开的内容中，字词“大致上(substantially)”意指较佳者为至少90％，更佳者为95％，再更佳者为98％，而最佳者为99％。

接着，依据一些实施例，如图4所示，源极/漏极区105a、105b、105c形成在半导体基底101中以及形成在栅极结构103a、103b的相反两侧上。其个别步骤示出在如图2所示的制备方法10中的步骤S13。在一些实施例中，该多个主动区(图未示)通过形成在半导体基底101中的绝缘结构所界定，且源极/漏极区105a、105b、105c形成在该多个主动区中。

在一些实施例中，源极/漏极区105a、105b、105c的制作技术可包含一或多个离子植入工艺。举例来说，取决于半导体元件100的导电类型，P型掺杂物或N型掺杂物可植入在该多个主动区中以形成源极/漏极区105a、105b、105c，而P型掺杂物例如硼、镓或铟，N型掺杂物例如磷或砷。在本实施例中，源极/漏极区105a、105b、105c通过使用栅极结构103a、103b当握一遮罩以进行植入。然而，任何其他适合的工艺可交替地使用于形成源极/漏极区105a、105b、105c以及栅极结构103a、103b。举例来说，在其他实施例中，在形成栅极结构103a、103b之前，形成源极/漏极区105a、105b、105c。

接下来，依据一些实施例，如图5所示，碳衬垫107共形地沉积在图4的结构上。其个别步骤示出在如图2所示的制备方法10中的步骤S15。在一些实施例中，半导体基底101的上表面T1(亦表示为源极/漏极区105a、105b、105c的各上表面)、栅极结构103a的各侧壁S1与上表面T2以及栅极结构103b的各侧壁S2与上表面T3被碳衬垫107所覆盖。

在一些实施例中，碳衬垫107包含碳(C)。在一些其他实施例中，碳衬垫107包含含碳材料。再者，碳衬垫107的制作技术可包含一共形沉积方法，例如化学气相沉积(CVD)工艺、一物理气相沉积(PVD)工艺，或是一原子层沉积(ALD)工艺。

然后，依据一些实施例，如图6所示，介电层109形成在碳衬垫107上。其个别步骤示出在如图2所示的制备方法10中的步骤S17。在一些实施例中，介电层109可为一单层或多层。

在一些实施例中，介电层109包括氧化硅、氮化硅、氮氧化硅或是其他可应用的介电材料。在一些实施例中，介电层109与碳衬垫107包含不同材料。在一些实施例中，相较于碳衬垫107的材料，在接下来的蚀刻工艺期间，介电层109包含具有一高蚀刻选择性的一材料。

接着，依据一些实施例，如图7所示，一图案化遮罩111形成在介电层109上。在一些实施例中，图案化遮罩111具有一开孔，该开孔暴露介电层109直接位于源极/漏极区105b上的该部分。

接下来，依据一些实施例，如图8所示，使用图案化遮罩111当作一遮罩，在介电层109上执行一蚀刻工艺(亦表示成一第一蚀刻工艺)以形成一开孔120。其个别步骤示出在如图2所示的制备方法10中的步骤S19。在一些实施例中，碳衬垫107在栅极结构103a、103b的各侧壁S1、S2上的该多个部分以及碳衬垫107覆盖源极/漏极区105b的该部分的上表面T4，通过开孔120而暴露。

由于碳衬垫107可提供在碳衬垫107与栅极结构103a、103b之间的一良好粘性，以及一高蚀刻选择性存在于碳衬垫107与介电层109之间，所以碳衬垫107可用来当作在蚀刻工艺中的一蚀刻终止层。因此，可通过蚀刻工艺而部分移除介电层109，同时可大致留下碳衬垫107。在一些实施例中，蚀刻工艺为一干蚀刻工艺。

然后，依据一些实施例，如图9所示，执行一蚀刻工艺(亦表示成一第二蚀刻工艺)以移除碳衬垫107覆盖源极/漏极区105b的该部分。其个别步骤示出在如图2所示的制备方法10中的步骤S21。在一些实施例中，经由开孔120(参考图8)以蚀刻碳衬垫107覆盖源极/漏极区105b的该部分。

在一些实施例中，加深开孔120以便获得暴露源极/漏极区105b的一开孔120’。在一些实施例中，蚀刻工艺为一干蚀刻工艺。在获得开孔120’之后，可移除图案化遮罩111。

依据一些实施例，如图10所示，在移除图案化遮罩111之后，另一图案化遮罩131形成在介电层109上。在一些实施例中，图案化遮罩131具有一开孔，该开孔暴露源极/漏极区105b以及介电层109围绕源极/漏极区105b的一部分。换言之，图案化遮罩131的该开孔大于图案化遮罩11的该开孔(请参考图9)。

依据一些实施例，如图11所示，然后使用图案化遮罩131当作一遮罩，在介电层109上执行一蚀刻工艺(亦表示为一第三蚀刻工艺)。其个别步骤示出在如图2所示的制备方法10中的步骤S23。请参考图10，开孔120’具有由一虚线所界定的一下部120’a以及一上部120’b，该虚线对准碳衬垫107位于栅极结构103a、103b上的该多个部分的各上表面T5、T6(该多个上表面T5、T6可表示为碳衬垫107的各最上面的表面)。表示开孔120’的上部120’b与下部120’a的边界的该虚线，用于使本公开更清楚。在开孔120’的上部120’b与下部120’a之间并不存在明显的边界。

在一些实施例中，执行蚀刻工艺以加宽开孔120’的上部120’b，且所得的结构如图11所示，其中形成具有一加宽上部120”b的一所得开孔120”。如上所述，碳衬垫107可提供在碳衬垫107与栅极结构103a、103b之间的一良好粘性，以及碳衬垫107与介电层109在其间具有一高蚀刻选择性。因此，在蚀刻工艺期间，大致并未蚀刻碳衬垫107，以及栅极结构130a、103b被碳衬垫107所保护。

在一些实施例中，在蚀刻工艺之后，暴露碳衬垫107位于栅极结构103a、103b上的该多个部分的各上表面T5、T6。再者，如图所示，在蚀刻工艺之后，保留图案化遮罩131。然而，在其他实施例中，在获得开孔120”之后，可移除图案化遮罩131。

接下来，依据一些实施例，如图12所示，一导电材料133形成在开孔120”中，并延伸在图案化遮罩131上。在一些实施例中，导电材料133包含一低电阻率导电材料，例如铜、钨、铝、钛、钽、金、银、其组合或是其他可应用的导电材料。导电材料133的制作技术可包含一CVD工艺、一PVD工艺、一喷溅工艺、一镀覆工艺或其他可应用的工艺。

接着，依据一些实施例，如图13所示，执行一平坦化工艺以移除导电材料133在图案化遮罩131上的该多个多余部分，以便在开孔120”中获得位元线接触点135(意即导电材料133的保留部分)。其个别步骤示出在如图2所示的制备方法10中的步骤S25。平坦化工艺可包括一化学机械研磨(CMP)工艺。

依据一些实施例，在平坦化工艺之后，暴露图案化遮罩131的上表面T7，以及位元线接触点135的上表面T8大致齐平于图案化遮罩131的上表面T7。再者，依据一些实施例，碳衬垫107位于栅极结构103a、103b上的该多个部分的上表面T5、T6被位元线接触点135所覆盖。此外，依据一些实施例，如图13所示，介电层109与位元线接触点135之间的界面I1大致对准图案化遮罩131与位元线接触点135之间的界面I2。

然后，依据一些实施例，如图14及图15所示，包括下位元线层137与上位元线层139的位元线141形成在位元线接触点135上。其个别步骤示出在如图2所示的制备方法10中的步骤S27。在一些实施例中，位元线141经由位元线接触点135而电性连接到源极/漏极区105b。

位元线141的形成可包括形成一下位元线材料(图未示)以覆盖图案化遮罩131与位元线接触点；形成一上位元线材料(图未示)在该下位元线材料上；形成一图案化遮罩(图未示)在该上位元线材料上；以及使用该图案化遮罩当作一遮罩而蚀刻该上位元线材料与该下位元线材料。在一些实施例中，该下位元线材料的多个保留部分(意即下位元线层137)以及该上位元线材料的多个保留部分(意即上位元线层139)具有对准的侧壁。在位元线141形成之后，可移除该图案化工艺。

在一些实施例中，下位元线层137为一单层，包含多晶硅、金属、金属硅化物或金属化合物。在一些实施例中，下位元线层137为一多层结构，包含上述材料的任何组合。类似于下位元线层137，上位元线层139可为一单层或一多层结构，其包含一或多个金属或金属化合物。

接下来，依据一些实施例，如图16所示，包括多个内间隙子143、多个中间间隙子145以及多个外间隙子147的一间隙子结构149形成在位元线141的相反两侧上。其个别步骤示出在如图2所示的制备方法10中的步骤S29。在一些实施例中，该多个内间隙子143直接接触位元线141的各侧壁，以及该多个中间间隙子145夹置在该多个内间隙子143与该多个外间隙子147之间。

在一些实施例中，虽然可交替使用任何其他材料，但是该多个内间隙子143包含高密度碳，该多个中间间隙子145包含掺杂氧化物，以及该多个外间隙子147包含高密度碳、碳化硅(SiC)或氮化硅碳(SiCN)。在一些实施例中，该多个内间隙子143的形成包括共形地沉积一内间隙子材料(图未示)在位元线141的上表面与各侧壁上以及在图案化遮罩131的上表面上。沉积工艺可包括一CVD工艺、一PVD工艺、一ALD工艺、一旋转涂布(spin-oncoating)工艺或其他可应用的工艺。然后，该内间隙子材料可通过一非等向性蚀刻工艺而被蚀刻，其在所有位置垂直地移除相同数量之间隙子材料，留下该多个内间隙子143在位元线141的各侧壁上。在一些实施例中，蚀刻工艺为一干蚀刻工艺。使用于形成该多个中间间隙子145与该多个外间隙子147的一些工艺，类似于或相同于使用于形成该多个内间隙子143的工艺，且在文中不再重复其详细说明。

接着，依据一些实施例，如图17所示，形成介电层151以围绕间隙子结构149，执行一平坦化工艺，例如一CMP工艺，以暴露该多个中间间隙子145的上端，且然后移除该多个中间间隙子145，以便形成具有多个空气间隙子145’的一所得的间隙子结构149’。使用于形成介电层151的一些工艺与材料，类似于或相同于形成介电层109的工艺与材料，且在文中不再重复其详细说明。

在一些实施例中，通过一气相氢氟酸(vaporphase hydrofluoric acid，VHF)蚀刻工艺以移除该多个中间间隙子145。然而，任何其他适合的方法可交替地使用于形成该多个空气间隙子145’。举例来说，当该多个中间间隙子145包含一能量可移除材料时，可执行一热处理工艺以将该多个中间间隙子145转换成该多个空气间隙子145’。在一些实施例中，该能量可移除材料包括一基础材料以及一可分解成孔剂材料，该可分解成孔剂材料一旦暴露于一能量源(例如热量)就会大致上被移除。在一些实施例中，热处理工艺可被一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺取代。

依据一些实施例，如图18所示，在该多个空气间隙子145’形成之后，介电层153形成在介电层151上以密封该多个空气间隙子145’，以及一图案化遮罩155形成在介电层153上。使用于形成介电层153的一些工艺与材料，类似于或相同于使用于形成介电层109的工艺与材料，且在文中不再重复其详细说明。在一些实施例中，图案化遮罩155具有多个开孔，该多个开孔暴露介电层153直接位于源极/漏极区105b、105c上方的该多个部分。

然后，依据一些实施例，如图19所示，使用图案化遮罩155当作一遮罩，执行一蚀刻工艺以形成开孔157a、157b。在一些实施例中，在蚀刻工艺中，碳衬垫107可当作一蚀刻终止层使用，以使碳衬垫107覆盖源极/漏极区105a、105b的等等部分的各上表面分别在开孔157a、157b中暴露。因此，介电层153、151、109以及图案化遮罩131被蚀刻工艺部分移除，同时碳衬垫107可大致被留下。在一些实施例中，蚀刻工艺为一干蚀刻工艺。

接下来，依据一些实施例，如图20所示，经由开孔157a、157b执行一蚀刻工艺，以移除碳衬垫107覆盖源极/漏极区105a、105c的该多个部分。换言之，加深开孔157a、157b，以便获得暴露源极/漏极区105a、105c的开孔157a’、157b’。在一些实施例中，蚀刻工艺可为一干蚀刻工艺。再者，如图所示，在蚀刻工艺之后，保留图案化遮罩155。然而，在其他实施例中，在获得开孔157a’、157b’之后，可移除图案化遮罩155。

接着，依据一些实施例，如图21及图22所示，电容器接触点159a、159b形成在开孔157a’、157b’中。在一些实施例中，电容器接触点159a、159b穿经图案化遮罩155与131、介电层153、151、109以及碳衬垫107。其个别步骤示出在如图2所示的制备方法10中的步骤S31。电容器接触点159a、159b的形成可包括形成一导电材料(图未示)在开孔157a’、157b’中并延伸在图案化遮罩155上；以及执行一平坦化工艺以移除该导电材料位于图案化遮罩155上的该多个多余部分，以便在开孔157a’、157b’中获得电容器接触点159a、159b(意即该导电材料的该多个保留部分)。

在一些实施例中，用于形成电容器接触点159a、159b的该导电材料包含一低电阻率导电材料，例如铜、钨、铝、钛、钽、金、银、其组合或是其他可应用的导电材料。用于形成电容器接触点159a、159b的该导电材料的制作技术可包含一CVD工艺、一PVD工艺、一喷溅工艺、一镀覆工艺或其他可应用的工艺，以及用于形成电容器接触点159a、159b的平坦化工艺可包括一CMP工艺。

请往回参考图1，依据一些实施例，在电容器接触点159a、159b形成之后，介电层161形成在图案化遮罩155上，以及电容器169a、169b形成在介电层161中以及在电容器接触点159a、159b上。其个别步骤示出在如图2所示的制备方法10中的步骤S33。在一些实施例中，电容器169a、169b为MIM电容器。在一些实施例中，电容器169a具有导电层163a；介电层165a，设置在导电层163a上；以及导电层167a，设置在介电层165a上；且电容器169b具有导电层163b；介电层165b，设置在导电层163b上；以及导电层167b，设置在介电层165b上。

使用于形成介电层161的一些材料与工艺，类似于或相同于使用于形成介电层109的材料与工艺，且在文中不再重复其详细说明。电容器169a、169b的形成可包括蚀刻介电层161以形成多个开孔(图未示)而暴露电容器接触点159a、159b；继续沉积一导电材料、一介电材料以及其他导电材料在该多个开孔中并延伸在介电层161上；以及执行一平坦化工艺(例如一CMP工艺)以移除该二导电材料与该介电材料的该多个多余部分。在一些实施例中，导电层163a、163b包含氮化钛；介电层165a、165b包含一介电材料，例如二氧化硅、二氧化铪、氧化铝、二氧化锆或其组合；以及导电层167a、167b包含氮化钛、低应力硅锗或其组合。

在一些实施例中，电容器169a经由电容器接触点159a而电性连接到源极/漏极区105a，以及电容器169b经由电容器接触点159b而电性连接到源极/漏极区105c。在电容器169a、169b形成之后，则获得半导体元件100。在一些实施例中，半导体元件100为一动态随机存取存储器(DRAM)的一部分。

本公开提供一半导体元件及其制备方法的一些实施例。该半导体元件具有一栅极结构与一位元线接点，以及一碳衬垫；该栅极结构与该位元线接触点设置在一半导体基底上，该碳衬垫设置在该栅极结构的一上表面与各侧壁上。该位元线接触点通过该碳衬垫而与该栅极结构电性分隔。相较于其他材料层(例如氮化硅)，为了提供在该碳衬垫与该栅极结构之间的一良好的粘性，因此希望在碳衬垫中具有一较小应力。再者，在该碳衬垫与该上层介电层之间的蚀刻选择性是高的。因此，在接下来用于形成该位元线接触点的蚀刻工艺其间，该栅极结构则被该碳衬垫所保护。因此，可避免该栅极结构与该位元线接触点之间的未预期短路，并可改善元件效能。

本公开的一实施例提供一种半导体元件。该半导体元件包括一栅极结构，设置在一半导体基底上。该半导体元件亦具有一碳衬垫，覆盖该栅极结构的一上表面与各侧壁以及覆盖该半导体基底的一上表面。该半导体元件还具有一位元线接触点，设置在该半导体基底上。该位元线接触点延伸在该栅极结构上，以及该位元线接触点通过该碳衬垫而与该栅极结构电性分隔。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一栅极结构以及一第二栅极结构，设置在一半导体底上。该半导体元件亦具有一位元线接触点，设置在该半导体基底上且设置在该第一栅极结构与该第二栅极结构之间。该半导体元件还具有一碳衬垫，覆盖该第一栅极结构与该第二栅极结构。该位元线接触点通过该碳衬垫而与该第一栅极结构及该第二栅极结构电性分隔。此外，该半导体元件具有一介电层，设置在该碳衬垫上。该位元线接触点穿经该介电层。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一第一栅极结构在一半导体基底上；以及形成一第一源极/漏极区在该半导体基底中。该第一源极/漏极区邻近该役一栅极结构设置。该制备方法亦包括共形地沉积一碳衬垫在该第一栅极结构与该半导体基底上；以及形成一介电层在该碳衬垫上。该制备方法还包括形成一位元线接触点以穿经该介电层与该碳衬垫。该位元线接触点电性连接到该第一源极/漏极区，以及该位元线接触点通过该碳衬垫而与该第一栅极结构分隔开。

本公开的一些实施例具有一些有利的特征。通过形成该碳衬垫在该多个栅极结构上，该多个栅极结构可被保护以避免在接下来用于形成该位元线接触点的蚀刻工艺期间被暴露或损伤。因此，可避免该栅极结构与该位元线接触点之间的未预期短路，并可改善元件效能。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本申请的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的披露内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的权利要求内。