一种Anti-Fuse的电路结构及芯片系统

技术领域

本发明涉及OTP一次性可编程存储器技术领域，具体涉及一种Anti-Fuse的电路结构及芯片系统。

背景技术

OTP(One Time Programmable)是一次性可编程存储器，通常用来存储芯片的信息：如芯片可使用电源电压，芯片的版本号，生产日期等。也可以用于修复SRAM坏点数据。OTP目前的设计方法主要采用以下三种方案:E-Fuse/Anti-Fuse/I-Fuse。Anti-Fuse由于能完美的兼容标准CMOS工艺，使其具有巨大的发展潜力。且随着工艺特征尺寸的缩小，低编程电压下完成编程变得越来越容易。

目前主流的Anti-Fuse设计主要包含：存储阵列、读取电路、控制逻辑、电荷泵、带隙基准和线性稳压器等。在这种设计中，存储阵列通常只占到整个Anti-Fuse的四分之一不到的面积，其他大部分面积被模拟模块如带隙基准、电荷泵和线性稳压器占用，这就导致使用这种架构的Anti-Fuse的话会造成很大的面积冗余，对于成本的削减非常不利。

发明内容

本发明目的在于提供一种Anti-Fuse的电路结构及芯片系统，本发明的Anti-Fuse设计方案只包含：存储阵列、读取电路、控制逻辑和电源控制模块，所需的带隙基准和芯片系统的带隙基准共用。一方面，基于此Anti-Fuse的电路结构在芯片设计时可根据需要灵活选择，比如芯片需要消减面积时，电荷泵和线性稳压器的输出电压便可由芯片外部从IO口提供；而如果芯片使用场景不适合从外部额外供压时，可快速还原为电荷泵和线性稳压器供电的模式，此时Anti-Fuse的电路结构不需要任何修改就可完成设计。另一方面，本发明Anti-Fuse的电路结构由于不包含电荷泵和线性稳压器，因此电路因供电模块故障造成不能工作的风险会大大降低。当出现故障时，也大概率是由于核心电路部分的原因，方便故障的调试。因此本发明方案首先能够大大减小Anti-Fuse的面积，进而减少芯片生产成本；其次本发明方案可很好的适配芯片使用环境而做出快速设计；最后因为简化了电路使得电路出故障的风险降低。

本发明通过下述技术方案实现：

第一方面，本发明提供了一种Anti-Fuse的电路结构，该电路结构包括：

逻辑控制模块，用于接收外部控制信号和地址信号，并生成控制信号；通过控制信号控制列选择模块、行选择模块、数据处理模块和电源控制模块的动作；

电源控制模块，编程电压VCP和读取电压VLDO由芯片外部通过IO接口连接到电源控制模块，并对整个电路结构进行供电；电源控制模块，用于由逻辑控制模块根据读或写模式的需要生成的一个电源控制信号，控制在需要编程或读取时，该电源控制信号进行切换并对电源进行选择，将所选择的电压提供给行选择模块，并控制行选择模块对选中的存储单元释放相应电压；

行选择模块，用于根据在接收到逻辑控制模块给的行选择信号之后，执行从存储阵列中选中一行；

列选择模块，用于根据在接收到逻辑控制模块给的列选择信号之后，执行从存储阵列中选择一列；当行列同时被选中时，该存储单元将会被进行读或写操作；

比较器阵列，用于在读取动作时，接收被行、列选择模块选中的存储阵列中的数据，并将所述数据和基准数据进行比较，之后将所述数据输出至数据处理模块；

数据处理模块，用于根据需要将所述数据进行处理，并输出到该电路结构外部。

进一步地，行选择模块，还用于在编程动作时，将编程电压VCP释放给所选择的存储单元进行编程动作；用于在读取动作时，将读取电压VLDO释放给所选择的存储单元。

进一步地，电源控制模块包括电源控制信号单元和控制开关选择单元；电源控制模块在编程或读取时，根据逻辑控制模块给出的电源控制信号对电源开关进行控制，并将所选择的电压提供给行选择模块用于对存储单元的读写操作。

电源控制信号单元，用于控制电源控制模块选择编程电压和读取电压中最大的电位，并将最大的电位提供给控制信号增幅电路，通过控制信号增幅电路将低压控制信号转换为0～Max(VCP，VLDO)的高压控制信号；其中，VCP为编程电压，VLDO为读取电压；

控制开关选择单元，用于利用所述高压控制信号，选择编程电压或读取电压，并将选择的电压输出至行选择模块。

进一步地，电源控制信号单元包括第一衬底电位控制电路、第一MOS管M1、第二MOS管M2、第二衬底电位控制电路、控制信号增幅电路和反向器INV；

第一衬底电位控制电路的S端连接第一MOS管M1的源极，第一衬底电位控制电路的D端连接第一MOS管M1的漏极，第一衬底电位控制电路的B端连接第一MOS管M1的衬底；第一MOS管M1的源极还连接编程电压VCP，第一MOS管M1的漏极还连接控制信号增幅电路、反向器INV的电源端，第一MOS管M1的栅极连接第二MOS管M2的源极；第二MOS管M2的栅极连接第一MOS管M1的源极，第二MOS管M2的源极连接第二衬底电位控制电路的S端，第二MOS管M2的漏极连接第一MOS管M1的漏极；第二MOS管M2的栅极连接第一MOS管M1的源极还连接读取电压VLDO；第二衬底电位控制电路的D端连接第二MOS管M2的漏极，第二衬底电位控制电路的B端连接第二MOS管M2的衬底；

控制信号增幅电路的输入端输入低压控制信号，控制信号增幅电路的输出端输出高压控制信号，控制信号增幅电路的输出端连接反向器INV的输入端，反向器INV的输出端连接控制开关选择单元。

进一步地，控制开关选择单元包括第三衬底电位控制电路、第三MOS管M3、第四MOS管M4和第四衬底电位控制电路；

第三衬底电位控制电路的S端连接第三MOS管M3的源极，第三衬底电位控制电路的D端连接第三MOS管M3的漏极，第三衬底电位控制电路的B端连接第三MOS管M3的衬底；第三MOS管M3的源极还连接编程电压VCP，第三MOS管M3的漏极还连接行选择模块，第三MOS管M3的栅极连接反向器INV的输入端；

第四MOS管M4的栅极连接反向器INV的输出端，第四MOS管M4的源极连接第四衬底电位控制电路的S端，第四MOS管M4的漏极连接第四衬底电位控制电路的D端；第四衬底电位控制电路的B端连接第四MOS管M4的衬底；第四MOS管M4的源极还连接读取电压VLDO，第四MOS管M4的漏极还连接行选择模块。

进一步地，第一衬底电位控制电路、第二衬底电位控制电路、第三衬底电位控制电路和第四衬底电位控制电路均采用相同结构的衬底电位控制电路。

进一步地，第一衬底电位控制电路包括第五MOS管Sub1和第六MOS管Sub2，第五MOS管Sub1的源极连接第一MOS管M1的源极，第五MOS管Sub1的栅极连接第一MOS管M1的漏极，第五MOS管Sub1的漏极连接第六MOS管Sub2的源极，第六MOS管Sub2的栅极连接第一MOS管M1的源极，第六MOS管Sub2的漏极连接第一MOS管M1的漏极；第五MOS管Sub1的漏极和第六MOS管Sub2的源极的公共端连接第一MOS管M1的衬底；

第五MOS管Sub1的源极作为第一衬底电位控制电路的S端，第六MOS管Sub2的漏极作为第一衬底电位控制电路的D端，第五MOS管Sub1的漏极和第六MOS管Sub2的源极的公共端作为第一衬底电位控制电路的B端。

进一步地，第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4均采用P型MOS管。

进一步地，电源控制信号单元实现芯片系统无序上电的执行过程为：

当读取电压VLDO先于编程电压VCP启动时，若读取电压VLDO大于编程电压VCP，则将读取电压VLDO输送给控制信号增幅电路供电，并且时刻根据控制逻辑控制第三MOS管M3和第四MOS管M4，使不发生意外的电流通路；

当编程电压VCP先于读取电压VLDO启动，若编程电压VCP大于读取电压VLDO，则将编程电压VCP输送给控制信号增幅电路供电，并且时刻根据控制逻辑控制第三MOS管M3和第四MOS管M4，使不发生意外的电流通路。

通过以上处理，有效避免了上电顺序导致的问题，使得芯片仍然支持无序上电。

第二方面，本发明又提供了一种芯片系统，该芯片系统包括所述的一种Anti-Fuse的电路结构，所述的一种Anti-Fuse的电路结构用于实现从芯片系统外部给Anti-Fuse的电路结构供电时能够正常工作。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明一种Anti-Fuse的电路结构及芯片系统，首先，本发明方案相比现有技术因为没有电荷泵和线性稳压器，使得芯片可以节省四分之三的面积；大大减小Anti-Fuse的面积，进而减少芯片生产成本；其次本发明方案可很好的适配芯片使用环境而做出快速设计；当本发明当芯片系统使用场景如果不支持由外部提供额外电压时，可以将电荷泵电荷和线性稳压器直接集成在芯片内部并且将电荷泵和线性稳压器产生的VCP和VLDO输出到电源控制模块，而Anti-Fuse电路本身并不需要任何修改即可完成设计。最后因为简化了电路使得电路出故障的风险降低。

(1)本发明电源控制模块中的FNC模块(即衬底电位控制电路)的存在，有效的防止PMOS管开关的寄生PN结导通；防止了问题1)的发生。

(2)本发明图4左侧虚线框中第一MOS管M1和第二MOS管M2的栅极电位分别为VLDO和VCP，因为VLDO小于VCP，所以第一MOS管M1满足开启条件并打开，最终输出VCP和VLDO之间的最大值给控制信号增幅电路，使得控制第三MOS管M3和第四MOS管M4的控制信号为0或者Max(VCP，VLDO)。当需要打开第三MOS管M3并关闭第四MOS管M4时，第三MOS管M3的栅极电压会为0，第四MOS管M4的栅极电压会为Max(VCP，VLDO)；从而解决了问题2)。

(3)因为本发明有了图4左侧虚线框中自动选择最高电压的功能存在，第一，当读取电压VLDO先于编程电压VCP启动时，若读取电压VLDO大于编程电压VCP，则图4左侧虚线框会将VLDO输送给控制信号增幅电路并且时刻根据控制逻辑控制第三MOS管M3和第三MOS管M4，使不发生意外的电流通路。第二，当编程电压VCP先于读取电压VLDO启动，若编程电压VCP大于读取电压VLDO，则将编程电压VCP输送给控制信号增幅电路供电，并且时刻根据控制逻辑控制第三MOS管M3和第四MOS管M4，使不发生意外的电流通路。通过以上处理，这样就有效避免了上电顺序导致的问题，使得芯片仍然支持无序上电；从而解决了问题3)。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为现有技术的Anti-Fuse架构示意图。

图2为有技术单纯将电荷泵和线性稳压器删除的Anti-Fuse架构示意图。

图3为本发明实施例1一种Anti-Fuse的电路结构示意图。

图4为本发明实施例1电源控制模块的电路图。

图5为本发明实施例1FNC模块(即衬底电位控制电路)的电路图。

图6为本发明实施例1控制信号增幅电路的电路图。

图7为本发明实施例1编程电压VCP先于读取电压VLDO启动的电压变化示意图。

图8为本发明实施例1读取电压VLDO先于编程电压VCP启动的电压变化示意图。

具体实施方式

在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。

在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。

应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。

在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

基于现有技术的Anti-Fuse架构示意图，如图1所示，带隙基准生成基准电压和电流并提供给电荷泵和线性稳压器，电荷泵和线性稳压器生成编程电压和读取电压。编程电压用于施加到存储单元的栅极，读取电压用于在数据读取时给存储单元提供电压。逻辑控制模块接收外部控制信号和地址信号，并生成控制信号用于控制列选择模块、行选择模块以及数据处理模块的动作。行选择模块用于接收逻辑控制模块的控制信号并且对存储阵列的行按照设定的地址进行选择，在编程动作时行选择模块将编程电压释放给存储阵列进行编程动作，而在读动作的时候行选择模块将读取电压释放给存储阵列。

如果为了减小面积而采用如图2(a)所示单纯的将电荷泵电路和线性稳压器删除，相应的供电改为芯片外部提供，且仅仅采用如图2(b)所示由MOS开关进行两个电压的切换将会面临3个问题：

问题1)、作为开关管的PMOS的源端寄生PN结会发生正向偏置导致电源短路的风险。

比如，需要对存储阵列进行编程时，需打开图2(b)中左侧PMOS管并关闭右侧PMOS管。这时两个开关的漏极电压将为编程电压VCP。因为编程电压VCP为了编程的成功需要设置的比读取电压VLDO大得多，那么右侧PMOS管的衬底到源极的PN结将处于导通状态(即正向偏置状态)，读取电压VLDO和编程电压VCP将被短路。

问题2)、作为开关管的PMOS的栅极控制信号低于源端电压不能完全关闭开关。

比如，为了能够在编程电压VCP和读取电VLDO同时供给时，为了能够使控制信号成功的关闭不用的那一侧，会对控制信号升压到最高电压VCP。如果直接固定给这部分升压电路用VCP供电的话，在编程电压VCP和读取电压VLDO同时存在的场景下能够正常动作。然而在对存储阵列只进行读取动作时，往往会关闭编程电压VCP以节约功耗并增加电路寿命。这时升压电路部分没有了电压，控制信号将会失效。

问题3)、对于芯片原供电以外额外增加的编程电压VCP和读取电压VLDO会增加原芯片的启动上电顺序的故障可能。

而现有技术中为了能够解决上述问题2)，会选择编程电压VCP一直提供，并且对控制PMOS开关的控制电路由编程电压VCP供给。所以为了防止芯片系统上电过程中产生意外的电流通路，需要要求编程电压VCP先于读取电压VLDO启动。然而芯片系统的使用场景往往是无序上电的，这种额外的上电制约不一定能被保证到。

因此，本发明考虑到解决以上三个问题，设计了一种Anti-Fuse的电路结构，在将电荷泵和线性稳压器替换为外部供电的同时，设计了一个电源控制模块，最终得到了如图3所示的架构：本发明一种Anti-Fuse的电路结构。

本发明一种Anti-Fuse的电路结构只包含：存储阵列、读取电路、控制逻辑和电源控制模块，所需的带隙基准和芯片系统的带隙基准共用。本发明的编程电压VCP和读取电压VLDO由芯片外部通过IO接口连接到电源控制模块，并对整个电路结构进行供电；电源控制模块用于由逻辑控制模块根据读或写模式的需要生成的一个电源控制信号，控制在需要编程或读取时，该电源控制信号进行切换并对电源进行选择，将所选择的电压提供给行选择模块，并控制行选择模块对选中的存储单元释放相应电压。

一方面，基于此Anti-Fuse的电路结构在芯片设计时可根据需要灵活选择，比如芯片需要消减面积时，电荷泵和线性稳压器的输出电压便可由芯片外部从IO口提供；而如果芯片使用场景不适合从外部额外电压时，可快速还原为电荷泵和线性稳压器供电的模式，此时Anti-Fuse的电路结构不需要任何修改就可完成设计。另一方面，本发明Anti-Fuse的电路结构由于不包含电荷泵和线性稳压器，本发明在删除现有技术的带隙基准、线性稳压器、电荷泵之后又新增了一个电源控制模块，但电源控制模块的尺寸要远比线性稳压器、带隙基准、电荷泵三个模块加起来的总和要小得多，相比于这三个模块的总和新增的电源控制模块的面积几乎可以忽略不计；从而使得芯片系统可以节省四分之三的面积，同时本发明通过设计的电源控制模块解决了现有技术直接摘除电荷泵和线性稳压器将面临的一些实际问题，使本设计在应用场景上更加灵活和安全。

因此电路因供电模块故障造成不能工作的风险会大大降低。当出现故障时，也大概率是由于核心电路部分的原因，方便故障的调试。因此本发明方案首先能够大大减小Anti-Fuse的面积，进而减少芯片生产成本；其次本发明方案可很好的适配芯片使用场景而做出快速设计；最后因为简化了电路使得电路出故障的风险降低。

实施例1

如图3所示，本发明一种Anti-Fuse的电路结构，该电路结构包括：

逻辑控制模块，用于接收外部控制信号和地址信号，并生成控制信号；通过控制信号控制列选择模块、行选择模块、数据处理模块和电源控制模块的动作；

电源控制模块，编程电压VCP和读取电压VLDO由芯片外部通过IO接口连接到电源控制模块，并对整个电路结构进行供电；电源控制模块，用于由逻辑控制模块根据读或写模式的需要生成的一个电源控制信号，控制在需要编程或读取时，该电源控制信号进行切换并对电源进行选择，将所选择的电压提供给行选择模块，并控制行选择模块对选中的存储单元释放相应电压；

行选择模块，用于根据在接收到逻辑控制模块给的行选择信号之后，执行从存储阵列中选中一行；

列选择模块，用于根据在接收到逻辑控制模块给的列选择信号之后，执行从存储阵列中选择一列；当行列同时被选中时，该存储单元将会被进行读或写操作；

比较器阵列，用于在读取动作时，接收被行、列选择模块选中的存储阵列中的数据，并将所述数据和基准数据进行比较，之后将所述数据输出至数据处理模块；

数据处理模块，用于根据需要将所述数据进行处理，并输出到该电路结构外部。

在本发明中，编程电压VCP和读取电压VLDO由芯片系统外部通过IO接口连接到本发明Anti-Fuse的电压控制模块并对整个电路进行供电。逻辑控制模块接收外部控制信号和地址信号，并生成控制信号用于控制列选择模块、行选择模块、数据处理模块和电源控制模块的动作。行选择模块在接收到逻辑控制模块给的行选择信号之后，会从存储阵列中选中一行，而同时列选择模块在接收到逻辑控制模块给的列选择信号之后，会从存储阵列中选择一列。当行列同时被选中时，该存储单元将会被进行读或写操作。电源控制模块是由逻辑控制模块根据读或写模式需要生成的一个控制信号，控制在需要编程或读取时，该控制信号进行切换并对电源进行选择，然后将所选择的电压提供给行选择模块，行选择模块会对选中的存储单元释放相应电压。在编程动作时行选择模块将编程电压VCP释放给所选择的存储单元进行编程动作，而在读取动作的时候行选择模块将读取电压VLDO释放给所选择的存储单元。在写动作的时候，由于没有数据输出比较器阵列和数据处理模块会处于关闭状态。当读动作的时候，被行列选择模块选中的存储阵列中的数据会输出到比较器阵列，比较器阵列将该数据和基准数据进行比较之后将数据输出给数据处理模块。数据处理模块会根据需要将这些数据进行处理后输出到本发明的Anti-Fuse外部。

如图4所示，电源控制模块包括电源控制信号单元和控制开关选择单元；图4中的FNC模块为衬底电位控制电路(第一衬底电位控制电路、第二衬底电位控制电路、第三衬底电位控制电路、第四衬底电位控制电路)，作用是检测每个PMOS管的源漏两端的电位，并且将PMOS管的衬底电位拉到源漏电位之间的最高的电位，以防止PMOS管的源漏PN结发生正向偏置而引起短路。

图4中左侧虚线框为电源控制信号单元，它的作用是控制电源控制模块自动选择编程电压VCP和读取电压VLDO中最大的电位，并将这个最大的电位提供给控制信号增幅电路，通过控制信号增幅电路将低压控制信号转换为0～Max(VCP，VLDO)的高压控制信号。图4中右侧虚线框为控制开关选择单元，它利用这个高压控制信号在图4中右侧虚线框中控制开关并选择编程电压VCP或读取电压VLDO，然后将选择的电压输出给行选择模块。

具体地，电源控制信号单元包括第一衬底电位控制电路、第一MOS管M1、第二MOS管M2、第二衬底电位控制电路、控制信号增幅电路和反向器INV；

第一衬底电位控制电路的S端连接第一MOS管M1的源极，第一衬底电位控制电路的D端连接第一MOS管M1的漏极，第一衬底电位控制电路的B端连接第一MOS管M1的衬底；第一MOS管M1的源极还连接编程电压VCP，第一MOS管M1的漏极还连接控制信号增幅电路、反向器INV的电源端，第一MOS管M1的栅极连接第二MOS管M2的源极；第二MOS管M2的栅极连接第一MOS管M1的源极，第二MOS管M2的源极连接第二衬底电位控制电路的S端，第二MOS管M2的漏极连接第一MOS管M1的漏极；第二MOS管M2的栅极连接第一MOS管M1的源极还连接读取电压VLDO；第二衬底电位控制电路的D端连接第二MOS管M2的漏极，第二衬底电位控制电路的B端连接第二MOS管M2的衬底；

控制信号增幅电路的输入端输入低压控制信号，控制信号增幅电路的输出端输出高压控制信号，控制信号增幅电路的输出端连接反向器INV的输入端，反向器INV的输出端连接控制开关选择单元。

具体地，控制开关选择单元包括第三衬底电位控制电路、第三MOS管M3、第四MOS管M4和第四衬底电位控制电路；

第三衬底电位控制电路的S端连接第三MOS管M3的源极，第三衬底电位控制电路的D端连接第三MOS管M3的漏极，第三衬底电位控制电路的B端连接第三MOS管M3的衬底；第三MOS管M3的源极还连接编程电压VCP，第三MOS管M3的漏极还连接行选择模块，第三MOS管M3的栅极连接反向器INV的输入端；

第四MOS管M4的栅极连接反向器INV的输出端，第四MOS管M4的源极连接第四衬底电位控制电路的S端，第四MOS管M4的漏极连接第四衬底电位控制电路的D端；第四衬底电位控制电路的B端连接第四MOS管M4的衬底；第四MOS管M4的源极还连接读取电压VLDO，第四MOS管M4的漏极还连接行选择模块。

其中，第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4均采用P型MOS管。

第一衬底电位控制电路、第二衬底电位控制电路、第三衬底电位控制电路和第四衬底电位控制电路均采用相同结构的衬底电位控制电路。

如图5所示，图5(a)为电路连接图，图5(b)为该结构的剖面图。第一衬底电位控制电路包括第五MOS管Sub1和第六MOS管Sub2，第五MOS管Sub1的源极连接第一MOS管M1的源极，第五MOS管Sub1的栅极连接第一MOS管M1的漏极，第五MOS管Sub1的漏极连接第六MOS管Sub2的源极，第六MOS管Sub2的栅极连接第一MOS管M1的源极，第六MOS管Sub2的漏极连接第一MOS管M1的漏极；第五MOS管Sub1的漏极和第六MOS管Sub2的源极的公共端连接第一MOS管M1的衬底；

第五MOS管Sub1的源极作为第一衬底电位控制电路的S端，第六MOS管Sub2的漏极作为第一衬底电位控制电路的D端，第五MOS管Sub1的漏极和第六MOS管Sub2的源极的公共端作为第一衬底电位控制电路的B端。

其中，Sub1/2用于检测第一MOS管M1的源极和漏极(SD端)的电压，并且将衬底N-Well的电压拉到SD端的最高电压。假设源极(S端)电压为读取电压VLDO，而漏极(D端)为更高电压的编程电压VCP，有FNC模块(即衬底电位控制电路)的存在，衬底N-Well的电压将会变成编程电压VCP，这样一来PMOS管的源漏PN结在任何情况都会处于关断状态。

需要注意的是，图4中FNC模块(衬底电位控制电路)的S、B、D对应地代表FNC模块的S端、B端、D端；图5中的S、G、D对应地代表第一MOS管的源极、栅极、漏极。

如图6所示，图6位控制信号增幅电路，图6中VIN1/2为低压信号，通过增幅电路之后输出VOUT将输出max(VCP，VLDO)电压幅度的控制信号。

本发明一种Anti-Fuse的电路结构对上述提到的3个问题(问题1)、问题2)和问题3))的作用机制，如下：

问题1)、作为开关管的PMOS的源端寄生PN结有正偏导致短路的风险。

本发明电源控制模块中的FNC模块(即衬底电位控制电路)的存在，有效的防止PMOS管开关的寄生PN结导通。假设图4中右侧虚线框中选择了第三MOS管M3打开且第四MOS管M4关闭，则输出给行选择模块的电压为编程电压VCP。对于第四MOS管M4而言，其漏极电位为VCP，其源极电位为VLDO，因为FNC模块会检测源漏电位的最高电压并将衬底偏置到最高电压，因此第四MOS管M4的源漏PN结随时都是处在反偏的状态，防止了问题1)的发生。

问题2)、作为开关管的PMOS的栅极控制信号低于源端电压不能完全关闭开关。

本发明图4左侧虚线框中第一MOS管M1和第二MOS管M2的栅极电位分别为VLDO和VCP，因为VLDO小于VCP，所以第一MOS管M1满足开启条件并打开，最终输出VCP和VLDO之间的最大值给控制信号增幅电路，使得控制第三MOS管M3和第四MOS管M4的控制信号为0或者Max(VCP，VLDO)。当需要打开第三MOS管M3并关闭第四MOS管M4时，第三MOS管M3的栅极电压会为0，第四MOS管M4的栅极电压会为Max(VCP，VLDO)。从而解决了问题2)。

问题3)、对于芯片原供电以外额外增加的VCP和VLDO会增加原芯片的启动上电顺序的故障可能。

因为本发明有了图4左侧虚线框中自动选择最高电压的功能存在，第一，当读取电压VLDO先于编程电压VCP启动时，若读取电压VLDO大于编程电压VCP，则图4左侧虚线框会将VLDO输送给控制信号增幅电路并且时刻根据控制逻辑控制着第三MOS管M3和第三MOS管M4，使不发生意外的电流通路。第二，当编程电压VCP先于读取电压VLDO启动，若编程电压VCP大于读取电压VLDO，则将编程电压VCP输送给控制信号增幅电路供电，并且时刻根据控制逻辑控制第三MOS管M3和第四MOS管M4，使不发生意外的电流通路。通过以上处理，这样就有效避免了上电顺序导致的问题，使得芯片仍然支持无序上电。从而解决了问题3)。

在电源上电和控制信号切换过程中各个节点的电压变化如下图7和图8所示，图7为编程电压VCP先于读取电压VLDO启动，图8为读取电压VLDO先于编程电压VCP启动。

本发明当芯片系统使用场景如果不支持由外部提供额外电压时，可以将电荷泵电荷和线性稳压器直接集成在芯片内部并且将电荷泵和线性稳压器产生的VCP和VLDO输出到电源控制模块，而Anti-Fuse电路本身并不需要任何修改即可完成设计。

实施例2

如图3至图8所示，本实施例与实施例1的区别在于，本实施例又提供了一种芯片系统，该芯片系统使用实施例1所述的一种Anti-Fuse的电路结构，所述的一种Anti-Fuse的电路结构用于实现从芯片系统外部给Anti-Fuse的电路结构供电时能够正常工作。

本发明适应于当芯片系统使用场景支持由外部提供额外电压时使用。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。