具有同轴自对准漏极选择层级隔离结构的三维存储器器件及其制造方法

相关申请

本申请要求提交于2019年3月13日的美国非临时专利申请序列号16/352,157的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及具有同轴自对准漏极选择层级隔离结构的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的名称为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；存储器开口，该存储器开口竖直延伸穿过该交替堆叠；存储器堆叠结构，该存储器堆叠结构定位在该存储器开口中的相应一个存储器开口内，其中该存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；和多柱支撑介电隔离结构，该多柱支撑介电隔离结构包括定位在该存储器开口中的相应一个存储器开口内的多个介电柱部分，以及至少一个水平延伸部分，该至少一个水平延伸部分邻接该多个介电柱部分中的每个介电柱部分，并且定位在该交替堆叠内的竖直相邻的一对绝缘层之间，并且将该交替堆叠内的至少一个导电层的横向相邻条带横向分离。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成存储器开口，该存储器开口竖直延伸穿过该交替堆叠；在该存储器开口内形成存储器堆叠结构，其中该存储器堆叠结构中的每个存储器堆叠结构包括具有圆柱形配置的存储器膜和竖直半导体沟道；通过使用至少一种蚀刻工艺移除相邻的两行存储器开口内的每个存储器堆叠结构的上部拐角部分来形成分立拐角腔体；通过使该导电层的部分从该分立拐角腔体横向凹陷来形成至少一个横向延伸腔体；以及通过将介电材料沉积在该至少一个横向延伸腔体的体积中以及该分立拐角腔体中来形成多柱支撑介电隔离结构。

附图说明

图1是根据本公开的第一实施方案的在形成至少一个外围器件和半导体材料层之后的第一示例性结构的示意性竖直剖面图。

图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。

图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。

图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'为图4A的剖面的平面。

图5A至图5E是根据本公开的第一实施方案的在用于形成下部存储器开口填充结构的第一组处理步骤期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图6A至图6F是根据本公开的第一实施方案的在用于形成下部存储器开口填充结构的第二组处理步骤期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图7A是根据本公开的第一实施方案的在形成过程中上部存储器开口填充结构之后的第一示例性结构内的存储器开口的竖直剖面图。

图7B是图7A的处理步骤处的第一示例性结构的区的俯视图。

图7C是根据本公开的第一实施方案的在形成过程中上部存储器开口填充结构之后的第一示例性结构的第一另选实施方案内的存储器开口的竖直剖面图。

图7D是图7C的处理步骤处的第一示例性结构的另选实施方案的区的俯视图。

图8A是根据本公开的第一实施方案的在形成过程中存储器开口填充结构和过程中支撑柱结构之后的第一示例性结构的示意性竖直剖面图。

图8B是图8A的第一示例性结构的局部透视俯视图。竖直平面A-A'是图8A的示意性竖直剖面图的平面。

图9A是根据本公开的第一实施方案的在形成牺牲平面化止挡件层和背侧沟槽之后的第一示例性结构的示意性竖直剖面图。

图9B是图9A的第一示例性结构的局部透视俯视图。竖直平面A-A'是图9A的示意性竖直剖面图的平面。

图10是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。

图11A至图11D是根据本公开的第一实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。

图12是图11D的处理步骤处的第一示例性结构的示意性竖直剖面图。

图13是根据本公开的第一实施方案的在从背侧沟槽内移除沉积的导电材料之后的第一示例性结构的示意性竖直剖面图。

图14A是根据本公开的第一实施方案的在形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。

图14B是图14A的第一示例性结构的区的放大视图。

图15是根据本公开的第一实施方案的在移除牺牲平面化止挡件层之后的第一示例性结构的示意性竖直剖面图。

图16A是图15A的处理步骤处的第一示例性结构内的存储器开口的竖直剖面图。

图16B是图15和图16A的处理步骤处的第一示例性结构的区的俯视图。

图17A是根据本公开的第一实施方案的在形成图案化蚀刻掩模层之后的第一示例性结构的示意性竖直剖面图。

图17B是图17A的第一示例性结构的局部透视俯视图。竖直平面A-A'是图17A的示意性竖直剖面图的平面。

图18A是图17A和图17B的处理步骤处的第一示例性结构内的存储器开口的竖直剖面图。

图18B是沿着图18A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图18A的竖直剖面图的平面。

图18C是图17A、图17B、图18A和图18B的处理步骤处的第一示例性结构的区的俯视图。竖直平面A-A'是图18A的竖直剖面图的平面。

图19A是根据本公开的第一实施方案的在形成分立拐角腔体之后的第一示例性结构内的存储器开口的竖直剖面图。

图19B是沿着图19A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图18A的竖直剖面图的平面。

图19C是图19A和图19B的处理步骤处的第一示例性结构的区的俯视图。竖直平面A-A'是图18A的竖直剖面图的平面。

图20A是根据本公开的第一实施方案的在形成横向延伸腔体之后的第一示例性结构内的存储器开口的竖直剖面图。

图20B是沿着图20A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图20A的竖直剖面图的平面。

图20C是沿着图20A的平面C-C'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图20A的竖直剖面图的平面。

图21A是根据本公开的第一实施方案的在移除过程中上部存储器开口填充结构的剩余部分并且形成集成腔体之后的第一示例性结构内的存储器开口的竖直剖面图。

图21B是沿着图21A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图21A的竖直剖面图的平面。

图21C是沿着图21A的平面C-C'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图21A的竖直剖面图的平面。

图22A是根据本公开的第一实施方案的在形成介电填充材料层之后的第一示例性结构内的存储器开口的竖直剖面图。

图22B是沿着图22A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图22A的竖直剖面图的平面。

图22C是沿着图22A的平面C-C'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图22A的竖直剖面图的平面。

图23A是根据本公开的第一实施方案的在形成介电隔离结构之后的第一示例性结构内的存储器开口的竖直剖面图。

图23B是沿着图23A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图23A的竖直剖面图的平面。

图23C是沿着图23A的平面C-C'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图23A的竖直剖面图的平面。

图24A是根据本公开的第一实施方案的在形成管状栅极电极之后的第一示例性结构内的存储器开口的竖直剖面图。

图24B是沿着图24A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图24A的竖直剖面图的平面。

图24C是沿着图24A的平面C-C'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图24A的竖直剖面图的平面。

图25A是根据本公开的第一实施方案的在形成漏极选择层级栅极介电层之后的第一示例性结构内的存储器开口的竖直剖面图。

图25B是根据本公开的第一实施方案的在形成第一漏极选择层级沟道层之后的第一示例性结构内的存储器开口的竖直剖面图。

图25C是根据本公开的第一实施方案的在形成延伸到连接沟道部分的开口之后的第一示例性结构内的存储器开口的竖直剖面图。

图26A是根据本公开的第一实施方案的在形成第二漏极选择层级沟道层和漏极选择层级介电芯之后的第一示例性结构内的存储器开口的竖直剖面图。

图26B是沿着图26A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图26A的竖直剖面图的平面。

图27A是根据本公开的第一实施方案的在形成环形介电间隔物和漏极区之后的第一示例性结构内的存储器开口的竖直剖面图。

图27B是沿着图27A的平面B-B'的第一示例性结构的区的水平剖面图。竖直平面A-A'是图27A的竖直剖面图的平面。

图28A是图27A和图27B的处理步骤之后的第一示例性结构的示意性竖直剖面图。

图28B是图27A的第一示例性结构的俯视图。竖直平面A-A'是图27A的示意性竖直剖面图的平面。

图29是根据本公开的第一实施方案的图28A和图28B的第一示例性结构的另选配置的俯视图。

图30A是根据本公开的第一实施方案的在形成接触层级介电层和附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图30B是图30A的第一示例性结构的俯视图。竖直平面A-A'是图30A的示意性竖直剖面图的平面。

图31是根据本公开的第二实施方案的在存储器开口内形成介电芯之后的第二示例性结构的区的示意性竖直剖面图。

图32A是根据本公开的第二实施方案的在形成连续介电衬垫之后的第二示例性结构内的存储器开口的竖直剖面图。

图32B是沿着图32A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图32A的竖直剖面图的平面。

图33A是根据本公开的第二实施方案的在形成半导体填充材料部分之后的第二示例性结构内的存储器开口的竖直剖面图。

图33B是沿着图33A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图33A的竖直剖面图的平面。

图34A是根据本公开的第二实施方案的在用导电层替换牺牲材料层之后的第二示例性结构内的存储器开口的竖直剖面图。

图34B是沿着图34A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图34A的竖直剖面图的平面。

图35A是根据本公开的第二实施方案的在形成图案化蚀刻掩模层之后的第二示例性结构的示意性竖直剖面图。

图35B是图35A的第二示例性结构的局部透视俯视图。竖直平面A-A'是图35A的示意性竖直剖面图的平面。

图36A是图35A和图35B的处理步骤处的第二示例性结构内的存储器开口的竖直剖面图。

图36B是沿着图36A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图36A的竖直剖面图的平面。

图37A是根据本公开的第二实施方案的在移除介电衬垫的未掩蔽部分之后的第二示例性结构内的存储器开口的竖直剖面图。

图37B是沿着图37A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图37A的竖直剖面图的平面。

图38A是根据本公开的第二实施方案的在蚀刻竖直半导体沟道和存储器膜的位于图案化蚀刻掩模层中的开口下面的部分并且形成分立拐角腔体之后的第二示例性结构内的存储器开口的竖直剖面图。

图38B是沿着图38A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图38A的竖直剖面图的平面。

图39A是根据本公开的第二实施方案的在形成横向延伸腔体之后的第二示例性结构内的存储器开口的竖直剖面图。

图39B是沿着图39A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图39A的竖直剖面图的平面。

图39C是沿着图39A的平面C-C'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图39A的竖直剖面图的平面。

图40A是根据本公开的第二实施方案的在移除半导体填充材料部分的剩余部分之后的第二示例性结构内的存储器开口的竖直剖面图。

图40B是沿着图40A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图40A的竖直剖面图的平面。

图40C是沿着图40A的平面C-C'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图40A的竖直剖面图的平面。

图41A是根据本公开的第二实施方案的在形成多柱支撑介电隔离结构之后的第二示例性结构内的存储器开口的竖直剖面图。

图41B是沿着图41A的平面B-B'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图41A的竖直剖面图的平面。

图41C是沿着图41A的平面C-C'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图41A的竖直剖面图的平面。

图42A是根据本公开的第二实施方案的在形成漏极区之后的第二示例性结构内的存储器开口的竖直剖面图。

图42B是沿着图42A的平面B-B'的第二示例性结构的区的俯视图。竖直平面A-A'是图42A的竖直剖面图的平面。

图42C是沿着图42A的平面C-C'的第二示例性结构的区的水平剖面图。竖直平面A-A'是图42A的竖直剖面图的平面。

图43是根据本公开的第二实施方案的在沉积牺牲半导体材料层和离子注入工艺之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图44是根据本公开的第二实施方案的在移除半导体填充材料部分的拐角部分之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图45是根据本公开的第二实施方案的在形成分立拐角腔体之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图46是根据本公开的第二实施方案的在形成横向延伸腔体之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图47是根据本公开的第二实施方案的在移除牺牲半导体材料层的剩余部分并且形成多柱支撑介电隔离结构之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图48是根据本公开的第二实施方案的在使多柱支撑介电隔离结构的介电柱部分竖直地凹陷之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图49是根据本公开的第二实施方案的在形成漏极区之后的第二示例性结构的另选配置内的存储器开口的竖直剖面图。

图50A为图49的处理步骤之后的第二示例性结构的示意性竖直剖面图。

图50B是图50A的第二示例性结构的俯视图。竖直平面A-A'是图50A的示意性竖直剖面图的平面。

图51是根据本公开的第二实施方案的图50A和图50B的第二示例性结构的替代配置的俯视图。

图52A是根据本公开的第二实施方案的在形成接触层级介电层和附加接触通孔结构之后的第二示例性结构的示意性竖直剖面图。

图52B是图52A的第二示例性结构的俯视图。竖直平面A-A'是图52A的示意性竖直剖面图的平面。

图53是根据本公开的实施方案的包括第一或第二示例性结构的存储器管芯的竖直剖面图。

具体实施方式

如上文所讨论的，本公开的各种实施方案涉及具有同轴自对准漏极选择层级隔离结构的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下面的或覆盖在上面的结构的整体上方延伸，或者可具有小于下面的或覆盖在上面的结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿着从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿着垂直于竖直方向或基本上竖直的方向的方向的弯曲。

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下面的层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种实施方案的三维存储器器件包括单片三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装件或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。

如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。

外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。

根据需要可以使用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。

介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。

任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。

至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可在存储器阵列区100和外围器件区200之间提供。

参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层和第二材料层的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。

在一个实施方案中，每个第一材料层可以是绝缘层32或漏极选择层级绝缘层332，并且每个第二材料层可以是字线层级牺牲材料层42或漏极选择层级牺牲材料层342。可形成字线层级绝缘层32和字线层级牺牲材料层42的竖直交替序列。字线层级绝缘层32中的最顶部绝缘层可具有比下面的字线层级绝缘层32更大的厚度。例如，除最顶部绝缘层32之外的字线层级绝缘层32可具有在20nm至60nm的范围内的厚度，并且最顶部绝缘层32可具有在30nm至150nm的范围内的厚度，但也可使用更小和更大的厚度。字线层级牺牲材料层42可具有在20nm至60nm范围内的厚度。随后可形成漏极选择层级牺牲材料层342和漏极选择层级绝缘层332的竖直交替序列。漏极选择层级绝缘层332可具有20nm至60nm的范围内的厚度，并且漏极选择层级牺牲材料层342可具有20nm至60nm的范围内的厚度。随后可形成绝缘帽盖层70。

字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70在本文中统称为绝缘层(32,332,70)。字线层级牺牲材料层42和漏极选择层级牺牲材料层(42,342)在本文中统称为牺牲材料层(42,342)。包括字线层级绝缘层32、字线层级牺牲材料层42、漏极选择层级绝缘层332、漏极选择层级牺牲材料层342和绝缘帽盖层70的层堆叠在本文中被称为交替堆叠(32,42,332,342,70)。字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70可由第一材料构成，并且字线层级牺牲材料层42和漏极选择层级牺牲材料层342可由与字线层级绝缘层32的材料不同的第二材料构成。可用于字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70的第一材料可以是氧化硅。

字线层级牺牲材料层42和漏极选择层级牺牲材料层342的第二材料是牺牲材料，其可对于字线层级绝缘层32的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

字线层级牺牲材料层42和漏极选择层级牺牲材料层342可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换字线层级牺牲材料层42和漏极选择层级牺牲材料层342的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，字线层级牺牲材料层42和漏极选择层级牺牲材料层342可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70，则原硅酸四乙酯(TEOS)可用作CVD工艺的前体材料。可形成字线层级牺牲材料层42和漏极选择层级牺牲材料层342的第二材料，例如CVD或原子层沉积(ALD)。

虽然本公开的描述是指其中字线层级牺牲材料层42和漏极选择层级牺牲材料层342被形成为在竖直相邻的每对字线层级绝缘层32之间形成的间隔物材料层的实施方案，但漏极选择层级绝缘层332和绝缘帽盖层70(在其他实施方案中为导电层)形成为间隔物材料层，代替字线层级牺牲材料层42和漏极选择层级牺牲材料层342。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。

参考图3，在交替堆叠(32,42,332,342,70)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32,42,332,342,70)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。

在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与外围器件区200之间，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在交替堆叠(32,42,332,342,70)内除最顶部字线层级牺牲材料层42之外的每个字线层级牺牲材料层42比在平台区中的交替堆叠(32,42,332,342,70)内的任何覆盖在上面的字线层级牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42,332,342,70)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42,332,342,70)内的最底部层持续地延伸到交替堆叠(32,42,332,342,70)内的最顶部层。

通过在其中沉积电介质材料，可在阶梯式腔体中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42,332,342,70)进行转移。图案化的光刻材料堆叠中开口下面的交替堆叠(32,42,332,342,70)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42,332,342,70)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42,332,342,70)的位于楼梯区300中的阶梯式表面下面的部分来形成。

存储器开口49延伸穿过交替堆叠(32,42,332,342,70)的整体。支撑开口19延伸穿过在交替堆叠(32,42,332,342,70)内的层的子集。用于蚀刻穿过交替堆叠(32,42,332,342,70)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42,332,342,70)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可以从交替堆叠(32,42,332,342,70)的顶表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。

参考图5A，示出了图4A和图4B的第一示例性结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42,332,342,70)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42,332,342,70)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，字线层级牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，可以在包括最底部字线层级牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在这种情况下，随后可以通过用导电材料层替换最底部字线层级牺牲材料层42来形成源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。

参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为字线层级牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，字线层级牺牲材料层42和字线层级绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。

在另一个实施方案中，字线层级牺牲材料层42可相对于字线层级绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然本公开中的描述涉及其中电荷存储层54是单个连续层的实施方案，但在其他实施方案中，将电荷存储层54用竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换。

电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与字线层级牺牲材料层42相邻的每个部分构成电荷存储区。

基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。

参考图5E和图6A，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。第一半导体沟道层601和第二半导体沟道层602共同称为半导体沟道材料层60L。

参考图6B，介电材料诸如氧化硅可沉积在存储器腔体49'中，并且可竖直地凹陷到最顶部绝缘层32的层级。介电材料的每个剩余部分构成介电芯62。具有减小的深度的存储器腔体49'存在于每个介电芯62上方。

参考图6C，连接沟道材料层360L可沉积在存储器腔体49'中。连接沟道材料层360L包括具有第一导电类型(即，与半导体沟道材料层60L的掺杂相同的导电类型)的掺杂的掺杂半导体材料。

参考图6D，连接沟道材料层360L和半导体沟道材料层60L凹陷，使得连接沟道材料层360L和半导体沟道材料层60L的剩余部分的顶表面形成在包括最顶部绝缘层32的顶表面的水平平面下方。半导体沟道材料层60L的每个剩余部分构成竖直半导体沟道60，并且连接沟道材料层360L的每个剩余部分构成连接沟道部分360。

参考图6E，可执行一系列各向同性蚀刻工艺来移除存储器膜50的物理暴露的部分。存储器开口49中的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。

参考图6F，可执行氧化工艺以将每个连接沟道部分360的顶部部分转换成半导体氧化物板362，该半导体氧化物板可以是氧化硅板。定位在存储器开口49中的每个材料部分组构成下部存储器开口填充结构。定位在支撑开口19中的每个材料部分组构成下部支撑柱结构。

参考图7A、图7B、图8A和图8B，牺牲材料衬垫被保形沉积并各向异性蚀刻以形成牺牲间隔物312。牺牲间隔物312可包括半导体材料，诸如非晶硅或多晶硅。牺牲填充材料诸如氧化硅可沉积在每个牺牲间隔物312中。可从包括绝缘帽盖层70的顶表面的水平平面上方移除牺牲填充材料的多余部分。牺牲填充材料的每个剩余部分构成牺牲柱结构314。填充存储器开口49的所有材料部分的组构成过程中存储器开口填充结构58'。填充支撑开口19的所有材料部分的组构成过程中支撑柱结构20'。

牺牲柱结构314的形成是任选的。在另选的实施方案中，牺牲柱结构314的形成可通过增加牺牲材料衬垫的厚度以使得每个存储器腔体49'的整个体积填充有牺牲材料衬垫的材料而省略。在这种情况下，牺牲间隔物312可填充每个存储器腔体49'的整体。在图7C和图7D中示出了所得结构。在省略牺牲柱结构314的情况下，也可省略用于移除牺牲柱结构的后续处理步骤。

参考图9A和图9B，牺牲平面化止挡件层373可形成在交替堆叠(32,42,332,342,70)上方以及过程中存储器开口填充结构58'和过程中支撑柱结构20'上方。牺牲平面化止挡件层373包括与字线层级牺牲材料层42的介电材料不同的介电材料。例如，牺牲平面化止挡件层373可包括氧化硅。牺牲平面化止挡件层373可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在牺牲平面化止挡件层373上，并且光刻图案化以在过程中存储器开口填充结构58'的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻穿过牺牲平面化止挡件层373、交替堆叠(32,42,332,342,70)和/或后向阶梯式介电材料部分65进行转移，以形成背侧沟槽79，该背侧沟槽至少从牺牲平面化止挡件层373的顶表面竖直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。

在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向地间隔。过程中存储器开口填充结构58'可布置成沿着第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。

参考图10和图11A，可例如使用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于字线层级绝缘层32、漏极选择层级绝缘层332和绝缘帽盖层70的第一材料选择性地蚀刻字线层级牺牲材料层42和漏极选择层级牺牲材料层342的第二材料。图11A示出了图10的第一示例性结构的区。字线层级背侧凹陷部43在从中移除字线层级牺牲材料层42的体积中形成。漏极选择层级背侧凹陷部343在从中移除漏极选择层级牺牲材料层342的体积中形成。牺牲材料层(42,342)的第二材料可对于绝缘层(32,342,70)的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层(42,342)可包括氮化硅，并且绝缘层(32,342,70)和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(42,342)包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所使用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部(43,343)存在于先前由牺牲材料层(42,342)占据的体积内时，过程中存储器开口填充结构58'、过程中支撑柱结构20'、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部(43,343)可以是横向地延伸的腔体，其具有的横向尺寸大于腔体的竖直范围。换句话说，每个背侧凹陷部(43,343)的横向尺寸可以大于背侧凹陷部(43,343)的高度。可以在从中移除牺牲材料层(42,342)的第二材料的体积中形成多个背侧凹陷部(43,343)。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部(43,343)形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部(43,343)可以限定用于接纳单体三维NAND串阵列的相应的字线的空间。

多个背侧凹陷部(43,343)中的每个背侧凹陷部可以基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部(43,343)可以由下面的绝缘层(32,342)的顶表面和覆盖在上面的绝缘层(32,342,70)的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部(43,343)可以整个具有均匀高度。

可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理上暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图11B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部(43,343)中形成的控制栅极。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷部(43,343)中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部(43,343)内的绝缘层(32,342,70)的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层(32,342,70)的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部(43,343)的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图11C，金属阻挡层46A可以沉积在背侧凹陷部(43,343)中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。

参考图11D和图12，金属填充材料沉积在多个背侧凹陷部(43,343)中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在牺牲平面化止挡件层373的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，可以使用含氟前体气体诸如WF6来沉积金属填充材料层46B。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层(32,342,70)和存储器堆叠结构55间隔开，该金属阻挡层是阻止氟原子扩散穿过其中的金属阻挡层。

多个导电层(46,346)可形成在多个背侧凹陷部(43,343)中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及牺牲平面化止挡件层373上方。每个导电层(46,346)包括定位在竖直相邻的一对介电材料层诸如一对绝缘层(32,342,70)之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或牺牲平面化止挡件层373上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。

每个牺牲材料层(42,342)可被导电层(46,346)替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层(46,346)时，最底部导电层(诸如字线层级导电层46中的最底部导电层)横向围绕每个管状介电间隔物116。

参考图13，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从牺牲平面化止挡件层373上方回蚀刻连续导电材料层46L的沉积的金属材料。背侧凹陷部(43,343)中的沉积的金属材料的每个剩余部分构成导电层(46,346)。导电层(46,346)包括形成在字线层级背侧凹陷部43的体积中的字线层级导电层46，以及形成在漏极选择层级背侧凹陷部343的体积中的漏极选择层级导电层346。每个导电层(46,346)可以是导电线结构。因此，牺牲材料层(42,342)用导电层(46,346)替换。

每个导电层(46,346)可用作定位在同一层级的多个控制栅极电极和与定位在同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。每个导电层(46,346)内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层(46,346)可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。

参考图14A和图14B，可以通过保形沉积工艺在背侧沟槽79中并且在牺牲平面化止挡件层373上方形成绝缘材料衬垫。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料衬垫包括诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合的绝缘材料。在一个实施方案中，绝缘材料衬垫可包括氧化硅。绝缘材料衬垫可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料衬垫的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料衬垫可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层(46,346)的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料衬垫可以直接形成在绝缘层(32,342,70)的侧壁上，并且直接形成在导电层(46,346)的侧壁上。

执行各向异性蚀刻以从牺牲平面化止挡件层373上方和每个背侧沟槽79的底部移除绝缘材料衬垫的水平部分。绝缘材料衬垫的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。

通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。

半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层(46,346)时提供的最底部导电层(诸如字线层级导电层46中的最底部导电层)可包括场效应晶体管的源极侧选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应背侧腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79')中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖在交替堆叠(32,46)上面的牺牲平面化止挡件层373用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则牺牲平面化止挡件层373可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。

背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果使用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

参考图15、图16A和图16B，牺牲平面化止挡件层373和每个绝缘间隔物73的上部部分可例如通过凹陷蚀刻工艺从包括绝缘帽盖层70的顶表面的水平平面上方移除，该凹陷蚀刻工艺可使用各向同性蚀刻工艺或各向异性蚀刻工艺。背侧接触通孔结构76可竖直地凹陷，使得背侧接触通孔结构76的顶表面大约处于绝缘帽盖层70的顶表面的层级处。

参考图17A、图17B和图18A至图18C，图案化蚀刻掩模层307可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方。图案化蚀刻掩模层307可以是光刻图案化光致抗蚀剂层。图案化蚀刻掩模层307可包括沿着第一水平方向hd1横向延伸的细长开口(诸如矩形开口)。图案化蚀刻掩模层307中的每个细长开口部分地覆盖相邻的一对过程中存储器开口填充结构58'的行。

参考图19A至图19C，可执行各向异性蚀刻工艺，该各向异性蚀刻工艺对于绝缘帽盖层70和牺牲柱结构314的材料选择性地蚀刻材料312。牺牲间隔物312的未掩蔽部分可在图案化蚀刻掩模层307中的每个细长开口下方被蚀刻以形成分立拐角腔体313。分立拐角腔体313可具有半管状形状。漏极选择层级导电层346的侧壁物理地暴露在每个分立拐角腔体313的外侧壁上。

参考图20A至图20C，可将各向同性蚀刻剂引入分立拐角腔体313中，该各向同性蚀刻剂对于绝缘帽盖层70、漏极选择层级绝缘层332和牺牲柱结构314的材料选择性地蚀刻漏极选择层级导电层346的材料。漏极选择层级导电层346的物理暴露的侧壁可在使用各向同性蚀刻剂的各向同性蚀刻工艺中横向凹陷。沿着第一水平方向hd1横向延伸的横向延伸腔体315可在图案化蚀刻掩模层307中的细长开口的每个区域内形成在漏极选择层级导电层346的每个层级处。每个漏极选择层级导电层346可被分成在图案化蚀刻掩模层307中的每个细长开口的位置处具有切口的多个条带。图案化蚀刻掩模层307可在各向同性蚀刻工艺之后或之前被移除。

参考图21A至图21C，可对于绝缘帽盖层70、漏极选择层级绝缘层332和漏极选择层级导电层346选择性地移除覆盖半导体氧化物板362的每个过程中上部存储器堆叠结构的剩余部分。在一个实施方案中，牺牲间隔物312可包括多晶硅，并且牺牲柱结构314可包括硼硅酸盐玻璃，并且绝缘帽盖层70和漏极选择层级绝缘层332可包括未掺杂硅酸盐玻璃。柱形腔体317可形成在每个物理暴露的半导体氧化物板362上方。每个柱形腔体317连接到至少一个横向延伸腔体315。包括至少一个横向延伸腔体315的体积和两行柱形腔体317的集成腔体(315,317)可形成在相邻的每对漏极选择层级导电层46的条带之间。

参考图22A至图22C，介电衬垫320L沉积在集成腔体(315,317)中以填充横向延伸腔体315的每个体积。介电衬垫320L的厚度被选择为使得横向延伸腔体315填充有介电衬垫320L，并且空隙317'存在于每个存储器开口49的上部区域中。介电衬垫320L可包括氧化硅。

参考图23A至图23C，可执行各向同性蚀刻工艺以从存储器开口49和支撑开口19内部移除介电衬垫320L的部分。填充横向延伸腔体315中的相应腔体的介电衬垫320L的每个剩余部分构成介电隔离结构320。每个介电隔离结构320包括沿着第一水平方向hd1横向延伸的一对纵向侧壁。每个纵向侧壁包括竖直直区段和竖直凹区段的横向交替序列。柱形腔体317'形成在每个存储器开口49和每个支撑开口19的上部部分中。

参考图24A至图24C，导电材料诸如掺杂多晶硅可保形地沉积在柱形腔体317'中以及绝缘帽盖层70上方。导电材料被各向异性蚀刻以形成管状导电材料部分，该管状导电材料部分构成管状栅极电极330。空隙317'存在于每个管状栅极电极330内。

参考图25A，漏极选择层级栅极介电层150可形成在管状栅极电极330上方。漏极选择层级栅极介电层150可包括第一栅极介电层152、第二栅极介电层154和第三栅极介电层156的层堆叠。例如，第一栅极介电层152可包括氧化硅，第二栅极介电层154可包括氮化硅，并且第三栅极介电层156可包括氧化硅。

参考图25B，可保形地沉积包括掺杂半导体材料的第一漏极选择层级沟道层161，该掺杂半导体材料具有第一导电类型的掺杂。第一漏极选择层级沟道层161可包括掺杂多晶硅。

参考图25C，执行各向异性蚀刻工艺以移除第一漏极选择层级沟道层161和漏极选择层级栅极介电层150的水平部分，以及未被漏极选择层级栅极介电层150、第一漏极选择层级沟道层161和管状栅极电极330的竖直延伸部分覆盖的每个半导体氧化物板362的中心部分。延伸到连接沟道部分360的顶表面的开口通过每个半导体氧化物板362形成。

参考图26A和图26B，第二漏极选择层级沟道层保形地沉积在每个连接沟道部分360和第一漏极选择层级沟道层的每个剩余部分上，并且填充通过半导体氧化物板362的开口。介电材料诸如硼硅酸盐玻璃或磷硅酸盐玻璃可沉积在存储器开口49和支撑开口19中的剩余空隙中。介电材料和第二漏极选择层级沟道层的多余部分可通过平面化工艺(诸如凹陷蚀刻工艺和/或化学机械平面化工艺)从包括绝缘帽盖层70的顶表面的水平平面上方移除。第一漏极选择层级沟道层161和第二漏极选择层级沟道层的剩余部分的每个邻接组合构成漏极选择层级沟道160。介电材料的每个剩余部分构成漏极选择层级介电芯162。

参考图27A、图27B、图28A和图28B，每个管状栅极电极330的上端部分可通过凹陷蚀刻对于绝缘帽盖层70和漏极选择层级介电芯162选择性地竖直凹陷。介电材料诸如氮化硅或未掺杂硅酸盐玻璃可沉积在凹陷体积中以形成环形介电帽盖340。每个漏极选择层级介电芯162的上部部分可竖直地凹陷以形成圆柱形凹陷部。具有第二导电类型的掺杂的掺杂半导体材料沉积在圆柱形凹陷部中以形成漏极区63。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。

在形成漏极区63之后的每个存储器开口49内的所有材料部分的组在本文中被称为存储器开口填充结构58。在形成漏极区之后，每个支撑开口19内的所有材料部分的组在本文中被称为支撑柱结构。存储器开口填充结构58的第一子集可被布置成沿着第一水平方向横向延伸的行，并且接触介电隔离结构320。每个介电隔离结构320接触一对存储器堆叠结构58的行。

至少两行(诸如三行、四行等)的存储器开口填充结构58可设置在横向相邻的一对介电隔离结构320之间。存储器开口填充结构58的多于两行可设置在横向相邻的每对介电隔离结构320之间。

图29示出了用于替代配置的介电隔离结构320的另选布局，其中通过介电隔离结构320横向间隔开的漏极选择层级导电层346的每个条带接触并控制存储器堆叠结构58的两行。

参考图30A和图30B，接触层级介电层73可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方。可以穿过接触层级介电层73并任选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86,8P)。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可以穿过接触层级介电层73并穿过后向阶梯式介电材料部分65形成在导电层(46,346)上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。

参考图31，示出了第二示例性结构的区，其可与图6B的处理步骤处的第一示例性结构相同。示出了在其中形成介电芯62之后的第二示例性结构的存储器开口49。存储器腔体49'存在于介电芯62上方。每个竖直半导体沟道60可竖直延伸穿过交替堆叠(32,42,332,342,70)的层，并且可接触绝缘帽盖层70的相应侧壁。每个存储器开口49内的存储器膜50和竖直半导体沟道60的组合构成存储器堆叠结构55，该存储器堆叠结构被配置为将电荷存储在其中的存储器元件的竖直堆叠内。存储器元件的竖直堆叠可包括定位在牺牲材料层(42,342)的每个层级处的电荷存储层的部分。存储器腔体49'存在于每个存储器开口49的上部部分内。

参考图32A和图32B，包括介电材料诸如掺杂硅酸盐玻璃的连续介电衬垫412L沉积在存储器开口49中的每个存储器腔体49'的外围区处。掺杂硅酸盐玻璃可包括在氢氟酸中具有比未掺杂硅酸盐玻璃更大的蚀刻速率的介电材料。例如，掺杂硅酸盐玻璃可包括硼硅酸盐玻璃或磷硅酸盐玻璃。

参考图33A和图33B，半导体填充材料沉积在存储器开口49和支撑开口19中的每个未填充体积内。半导体填充材料包括可对于绝缘帽盖层70和连续介电衬垫412L的材料选择性地移除的材料。例如，半导体填充材料可包括非晶硅或多晶硅。半导体填充材料和连续介电衬垫412L的定位在包括绝缘帽盖层70的顶表面的水平平面上方的部分可通过平坦化工艺来移除。半导体填充材料的每个剩余部分在本文中称为半导体填充材料部分414。存储器开口49和支撑开口19中的连续介电衬垫412L的每个剩余部分构成介电衬垫412。每个介电衬垫412包括管状部分和邻接管状部分的底部帽盖部分。介电芯62和半导体填充材料部分414的竖直堆叠形成在由存储器堆叠结构55中的相应存储器堆叠结构横向围绕的每个体积内。定位在存储器开口49内的所有材料部分的组在本文中被称为过程中存储器开口填充结构158。定位在支撑开口49内的所有材料部分的组在本文中被称为过程中支撑柱结构。

参考图34A和图34B，图9A和图9B、图10、图11A至图11D、图12、图13、图14A和图14B以及图15的处理步骤可顺序地执行以形成牺牲平面化止挡件层373、背侧沟槽79、背侧凹陷部(43,343)、导电层(46,346)、源极区61、水平半导体沟道59、绝缘间隔物74和背侧接触结构76，并且移除牺牲平面化止挡件层373。

参考图35A、图35B、图36A和图36B，图案化蚀刻掩模层307可形成在绝缘帽盖层70、后向阶梯式介电材料部分65、过程中存储器开口填充结构158和过程中支撑柱结构120上方。图案化蚀刻掩模层307可以是光刻图案化光致抗蚀剂层。图案化蚀刻掩模层307可包括沿着第一水平方向hd1横向延伸的细长开口(诸如矩形开口)。图案化蚀刻掩模层307中的每个细长开口部分地覆盖相邻的一对过程中存储器开口填充结构158的行。在一个实施方案中，图案化蚀刻掩模层307中的每个细长开口可包括一对直边缘。细长开口的直边缘中的每个直边缘可覆盖填充有过程中存储器开口填充结构158的相邻的两行存储器开口49。

参考图37A和图37B，执行各向异性蚀刻工艺以移除图案化蚀刻掩模层307中的细长开口的区域内的介电衬垫412的未掩蔽部分。各向异性蚀刻工艺可对于绝缘帽盖层70和半导体填充材料部分414的材料具有选择性。在一个实施方案中，介电衬垫412可包括掺杂硅酸盐玻璃，诸如硼硅酸盐玻璃或有机硅酸盐玻璃或无定形碳，绝缘帽盖层70可包括未掺杂硅酸盐玻璃，并且半导体填充材料部分414可包括非晶硅或多晶硅。分立拐角腔体413形成在从中移除介电衬垫412的部分的体积中。下面的介电芯62的顶表面的外围部分可物理地暴露在每个分立拐角腔体413的底部处。

参考图38A和图38B，竖直半导体沟道60的位于图案化蚀刻掩模层307中的细长开口下面的部分通过各向同性蚀刻工艺围绕分立拐角腔体413进行蚀刻。分立拐角腔体413扩展以结合从中移除竖直半导体沟道60的体积。存储器膜50的与分立拐角腔体413相邻的部分可例如使用各向同性蚀刻工艺的序列来移除。在一个实施方案中，各向同性蚀刻工艺的序列可包括蚀刻隧穿介电层56、电荷存储层54和阻挡介电层52的材料的湿法蚀刻工艺的序列。分立拐角腔体413的体积在移除存储器膜50的物理暴露的部分时扩展。因此，通过使用至少一种蚀刻工艺移除存储器开口49内的每个存储器堆叠结构55的上部拐角部分来形成分立拐角腔体413。分立拐角腔体413的子集形成在图案化蚀刻掩模层307中的每个细长开口下方的相邻的两行存储器开口49内。可以例如通过灰化来移除图案化蚀刻掩模层307。

参考图39A至图39C，执行各向同性蚀刻工艺以使导电层(46,346)的部分从分立拐角腔体413横向凹陷，该各向同性蚀刻工艺使用对于绝缘层(32,332,70)的材料选择性地蚀刻导电层(46,346)的材料的各向同性蚀刻剂。可将各向同性蚀刻剂引入分立拐角腔体413中，该各向同性蚀刻剂对于绝缘帽盖层70、绝缘层(32,332)、存储器膜50、介电芯62和半导体填充材料部分414的材料选择性地蚀刻漏极选择层级导电层346的材料。漏极选择层级导电层346的物理暴露的侧壁可在使用各向同性蚀刻剂的各向同性蚀刻工艺中横向凹陷。

通过使至少一个漏极选择层级导电层346的部分从分立拐角腔体413横向凹陷来形成至少一个横向延伸腔体415。如果存在多个漏极选择层级导电层346，则可通过使漏极选择层级导电层346的部分从分立拐角腔体413横向凹陷来形成多个横向延伸腔体415。各向同性蚀刻工艺的横向凹陷距离大于存储器开口49之间的最小分离距离的一半。

沿着第一水平方向hd1横向延伸的横向延伸腔体415可在图案化蚀刻掩模层307中的细长开口的每个区域内形成在漏极选择层级导电层346的每个层级处。至少一个横向延伸腔体415横向连接相邻的两行存储器开口49。在一个实施方案中，多个横向延伸腔体415的竖直堆叠横向连接相邻的两行存储器开口49。至少一个横向延伸腔体415中的每个横向延伸腔体连接两行存储器开口49内的分立拐角腔体413以提供连续腔体。

连续腔体在本文中被称为集成腔体(413,415)，并且包括两行存储器开口49中的分立拐角腔体413和至少一个横向延伸腔体415的所有体积。每个漏极选择层级导电层346可被分成在图案化蚀刻掩模层307中的每个细长开口的位置处具有切口的多个条带。图案化蚀刻掩模层307可在各向同性蚀刻工艺之后或之前被移除。

参考图40A至图40C，可对于漏极选择层级导电层346、绝缘层(32,332,70)、介电芯62和介电衬垫412选择性地移除半导体填充材料部分414的剩余部分。例如，如果半导体填充材料部分414包括半导体材料(诸如非晶硅或多晶硅)，则可使用湿法蚀刻工艺来移除半导体填充材料部分414，该湿法蚀刻工艺使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)。

参考图41A至图41C，可使用保形沉积工艺将介电材料诸如掺杂硅酸盐玻璃(诸如硼硅酸盐玻璃或磷硅酸盐玻璃)或有机硅酸盐玻璃沉积在集成腔体(413,415)的体积中。可从包括绝缘帽盖层70的顶表面的水平平面上方移除介电材料的多余部分。填充相应集成腔体(413,415)的介电材料的每个连续剩余部分构成多柱支撑介电隔离结构416。每个多柱支撑介电隔离结构416通过将介电材料沉积在至少一个横向延伸腔体415的体积中以及分立拐角腔体413中来形成。

每个多柱支撑介电隔离结构416包括填充分立拐角腔体413中的相应一个分立拐角腔体的体积的多个介电柱部分417，以及邻接多个介电柱部分417中的每个介电柱部分的至少一个水平延伸部分，从而填充至少一个横向延伸腔体415中的相应一个横向延伸腔体的体积，该至少一个水平延伸部分定位在交替堆叠(32,46,332,346,70)内的竖直相邻的一对绝缘层(诸如竖直相邻的一对漏极选择层级绝缘层332，漏极选择层级绝缘层332和绝缘帽盖层70，或漏极选择层级绝缘层332和最顶部字线层级绝缘层32)之间，以及将交替堆叠(32,46,332,346,70)内的至少一个导电层(诸如至少一个漏极选择层级导电层346)的剩余部分横向分离。

多柱支撑介电隔离结构416填充通过移除半导体填充材料部分414而形成的体积。在一个实施方案中，每个多柱支撑介电隔离结构416可包括多个水平延伸部分，该多个水平延伸部分沿着第一水平方向hd1横向延伸并且接触交替堆叠(32,332,70)内的绝缘层(332或32)中的下面绝缘层的顶表面，并且接触交替堆叠(32,332,70)内的绝缘层(332或70)中的覆盖在上面的绝缘层的底表面。

在一个实施方案中，具有两行存储器开口49的存储器开口49中的每个存储器开口包括多个介电柱部分417中的一个介电柱部分和存储器堆叠结构58中的一个存储器堆叠结构。在一个实施方案中，多个介电柱部分417中的每个介电柱部分包括：圆柱形介电柱部分417C，该圆柱形介电柱部分以穿过存储器开口49中的相应一个存储器开口的几何中心的竖直轴线为中心并且围绕竖直轴线在方位角上延伸360度；和块弧柱部分417B，该块弧柱部分以竖直轴线为中心，邻接圆柱形介电柱部分417C的一侧，并且围绕竖直轴线在方位角上延伸30度至270度的范围内的角度。

参考图42A至图42C，定位在存储器开口49中的多柱支撑介电隔离结构416的上部部分可竖直地凹陷以形成漏极腔体。具有第二导电类型的掺杂的掺杂半导体材料沉积在漏极腔体中以形成漏极区63。每个漏极区63可包括具有圆柱形形状的圆柱形漏极区段63C，以及以块弧的均匀水平截面形状(即，具有有限范围的方位角的环面的区段的形状)竖直延伸的块弧漏极区段63B。

在形成漏极区63之后的每个存储器开口49内的所有材料部分的组在本文中被称为存储器开口填充结构58。在形成漏极区之后，每个支撑开口19内的所有材料部分的组在本文中被称为支撑柱结构。存储器开口填充结构58的第一子集可被布置成沿着第一水平方向hd1横向延伸的行，并且接触多柱支撑介电隔离结构416。每个多柱支撑介电隔离结构416接触存储器堆叠结构58的一对行。

存储器开口填充结构58的至少两行(诸如三行、四行等)可设置在横向相邻的一对多柱支撑介电隔离结构416之间。存储器开口填充结构58的多于两行可设置在横向相邻的每对介电隔离结构320之间。

参考图43，示出了在第二示例性结构的另选配置中的包括存储器开口49的区。可通过以下方式从图34A和图34B的第二示例性结构导出第二示例性结构的另选配置：沉积牺牲半导体材料层424L，形成具有与图35A、图35B、图36A和图36B的图案化蚀刻掩模层307相同的图案的图案化蚀刻掩模层307，以及将电掺杂剂注入牺牲半导体材料层424L的与图案化蚀刻掩模层307的直边缘横向间隔开的物理暴露的部分中。牺牲半导体材料层424L可被沉积为未掺杂半导体材料层，诸如未掺杂非晶硅层或未掺杂多晶硅层。离子注入工艺中使用的电掺杂剂可以是p型掺杂剂诸如B或n型掺杂剂诸如P、As或Sb。可选择离子注入工艺的倾斜角，使得牺牲半导体材料层424L的注入部分4241不覆盖图案化蚀刻掩模层307中的细长开口的区域内的介电衬垫412的部分。

参考图44，执行蚀刻工艺，该蚀刻工艺对于牺牲半导体材料层424L的注入部分4241选择性地蚀刻牺牲半导体材料层424L的未注入部分和未掩蔽部分的未掺杂半导体材料。可执行各向异性蚀刻工艺或各向同性蚀刻工艺以移除牺牲半导体材料层424L的未注入部分和未掩蔽部分。随后，可通过各向异性蚀刻工艺对于牺牲半导体材料层424L的注入部分4241的材料选择性地移除介电衬垫412的未掩蔽部分。任选地，可在蚀刻牺牲半导体材料层424L的未注入部分和未掩蔽部分的蚀刻工艺期间和/或在蚀刻半导体填充材料部分414的未掩蔽部分的各向异性蚀刻工艺期间并行地移除半导体填充材料部分414的未掩蔽部分。分立拐角腔体413形成在通过移除蚀刻材料部分而形成的每个存储器开口49的空隙内。

参考图45，竖直半导体沟道60的位于图案化蚀刻掩模层307中的细长开口下面的部分通过各向同性蚀刻工艺围绕分立拐角腔体413进行蚀刻。分立拐角腔体413扩展以结合从中移除竖直半导体沟道60的体积。存储器膜50的与分立拐角腔体413相邻的部分可例如使用各向同性蚀刻工艺的序列来移除。在一个实施方案中，各向同性蚀刻工艺的序列可包括蚀刻隧穿介电层56、电荷存储层54和阻挡介电层52的材料的湿法蚀刻工艺的序列。分立拐角腔体413的体积在移除存储器膜50的物理暴露的部分时扩展。因此，通过使用至少一种蚀刻工艺移除存储器开口49内的每个存储器堆叠结构55的上部拐角部分来形成分立拐角腔体413。分立拐角腔体413的子集形成在图案化蚀刻掩模层307中的每个细长开口下方的相邻的两行存储器开口49内。可以例如通过灰化来移除图案化蚀刻掩模层307。

参考图46，执行各向同性蚀刻工艺以使导电层(46,346)的部分从分立拐角腔体413横向凹陷，该各向同性蚀刻工艺使用对于绝缘层(32,332,70)、半导体填充材料部分414、牺牲半导体材料层424L的材料选择性地蚀刻导电层(46,346)的材料的各向同性蚀刻剂。可将各向同性蚀刻剂引入分立拐角腔体413中，该各向同性蚀刻剂对于绝缘帽盖层70、绝缘层(32,332)、存储器膜50、介电芯62和半导体填充材料部分414的材料选择性地蚀刻漏极选择层级导电层346的材料。漏极选择层级导电层346的物理暴露的侧壁可在使用各向同性蚀刻剂的各向同性蚀刻工艺中横向凹陷。

通过使该至少一个漏极选择层级导电层346的部分从分立拐角腔体413横向凹陷来形成至少一个横向延伸腔体415。如果存在多个漏极选择层级导电层346，则可通过使漏极选择层级导电层346的部分从分立拐角腔体413横向凹陷来形成多个横向延伸腔体415。各向同性蚀刻工艺的横向凹陷距离大于存储器开口49之间的最小分离距离的一半。

沿着第一水平方向hd1横向延伸的横向延伸腔体415可在图案化蚀刻掩模层307中的细长开口的每个区域内形成在漏极选择层级导电层346的每个层级处。至少一个横向延伸腔体415横向连接相邻的两行存储器开口49。在一个实施方案中，多个横向延伸腔体415的竖直堆叠横向连接相邻的两行存储器开口49。至少一个横向延伸腔体415中的每个横向延伸腔体连接两行存储器开口49内的分立拐角腔体413以提供连续腔体。

连续腔体在本文中被称为集成腔体(413,415)，并且包括两行存储器开口49中的分立拐角腔体413和至少一个横向延伸腔体415的所有体积。每个漏极选择层级导电层346可被分成在图案化蚀刻掩模层307中的每个细长开口的位置处具有切口的多个条带。图案化蚀刻掩模层307可在各向同性蚀刻工艺之后或之前被移除。

参考图47，可对于漏极选择层级导电层346、绝缘层(32,332,70)、介电芯62和介电衬垫412选择性地移除牺牲半导体材料层424L和半导体填充材料部分414的剩余部分。例如，如果半导体填充材料部分414包括半导体材料(诸如非晶硅或多晶硅)，则可使用湿法蚀刻工艺来移除半导体填充材料部分414，该湿法蚀刻工艺使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)、四甲基氢氧化铵(TMAH)或氧化钾(KOH)溶液。

可使用保形沉积工艺将介电材料诸如掺杂硅酸盐玻璃(诸如硼硅酸盐玻璃或磷硅酸盐玻璃)或有机硅酸盐玻璃沉积在集成腔体(413,415)的体积中。可从包括绝缘帽盖层70的顶表面的水平平面上方移除介电材料的多余部分。填充相应集成腔体(413,415)的介电材料的每个连续剩余部分构成多柱支撑介电隔离结构416。每个多柱支撑介电隔离结构416通过将介电材料沉积在至少一个横向延伸腔体415的体积中以及分立拐角腔体413中来形成。

每个多柱支撑介电隔离结构416包括填充分立拐角腔体413中的相应一个分立拐角腔体的体积的多个介电柱部分417，以及邻接多个介电柱部分417中的每个介电柱部分的至少一个水平延伸部分，从而填充至少一个横向延伸腔体415中的相应一个横向延伸腔体的体积，该至少一个水平延伸部分定位在交替堆叠(32,46,332,346,70)内的竖直相邻的一对绝缘层(诸如竖直相邻的一对漏极选择层级绝缘层332，漏极选择层级绝缘层332和绝缘帽盖层70，或漏极选择层级绝缘层332和最顶部字线层级绝缘层32)之间，以及将交替堆叠(32,46,332,346,70)内的至少一个导电层(诸如至少一个漏极选择层级导电层346)的剩余部分横向分离。

多柱支撑介电隔离结构416填充通过移除半导体填充材料部分414而形成的体积。在一个实施方案中，每个多柱支撑介电隔离结构416可包括多个水平延伸部分，该多个水平延伸部分沿着第一水平方向hd1横向延伸，接触交替堆叠(32,332,70)内的绝缘层(332或32)中的下面绝缘层的顶表面，并且接触交替堆叠(32,332,70)内的绝缘层(332或70)中的覆盖在上面的绝缘层的底表面。

参考图48，定位在存储器开口49中的多柱支撑介电隔离结构416的上部部分可竖直地凹陷以形成漏极腔体。

参考图49、图50A和图50B，具有第二导电类型的掺杂的掺杂半导体材料沉积在漏极腔体中以形成漏极区63。每个漏极区63可包括具有圆柱形形状的圆柱形漏极区段63C，以及以块弧的均匀水平截面形状(即，具有有限范围的方位角的环面的区段的形状)竖直延伸的块弧漏极区段63B。

在形成漏极区63之后的每个存储器开口49内的所有材料部分的组在本文中被称为存储器开口填充结构58。在形成漏极区之后，每个支撑开口19内的所有材料部分的组在本文中被称为支撑柱结构。存储器开口填充结构58的第一子集可被布置成沿着第一水平方向hd1横向延伸的行，并且接触多柱支撑介电隔离结构416。每个多柱支撑介电隔离结构416接触存储器堆叠结构58的一对行。

存储器开口填充结构58的至少两行(诸如三行、四行等)可设置在横向相邻的一对多柱支撑介电隔离结构416之间。存储器开口填充结构58的多于两行可设置在横向相邻的每对介电隔离结构320之间。

图51是根据本公开的第二实施方案的图50A和图50B的第二示例性结构的替代配置的俯视图。图51示出了多柱支撑介电隔离结构416的另选布局，其中通过多柱支撑介电隔离结构416横向间隔开的漏极选择层级导电层346的每个条带接触并控制存储器堆叠结构58的两行。

参考图52A和图52B，接触层级介电层73可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方。可以穿过接触层级介电层73并任选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86,8P)。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可以穿过接触层级介电层73并穿过后向阶梯式介电材料部分65形成在导电层(46,346)上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。

参考图53，可通过在第一示例性结构或第二示例性结构上方形成包括金属互连结构980的附加互连层级介电材料层960来提供存储器管芯900。金属互连结构980可包括位线98，该位线通过漏极接触通孔结构88的相应子集电连接到漏极区63的相应子集。接合垫988可形成在金属互连结构980的顶部上。

参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(32,332,70)和导电层(46,346)的交替堆叠，该交替堆叠定位在衬底(9,10)上方；存储器开口49，该存储器开口竖直延伸穿过交替堆叠(32,46,332,346,70)；存储器堆叠结构，该存储器堆叠结构定位在存储器开口中的相应一个存储器开口内，其中存储器堆叠结构55中的每个存储器堆叠结构包括存储器膜50和竖直半导体沟道60；和多柱支撑介电隔离结构416，该多柱支撑介电隔离结构包括定位在存储器开口49中的相应一个存储器开口内的多个介电柱部分417，以及至少一个水平延伸部分，该至少一个水平延伸部分邻接多个介电柱部分417中的每个介电柱部分，并且定位在交替堆叠(32、46、332、346、70)内的竖直相邻的一对绝缘层(32，332、70)之间，并且将交替堆叠(32、46、332、346、70)内的至少一个导电层(诸如漏极选择层级导电层346)的横向相邻条带横向分离。

在一个实施方案中，整个多柱支撑介电隔离结构416是整体构造的结构，并且整体具有均匀组成。如本文所用，“整体构造”的结构是指其中包括单个结构部件的单个连续件的结构，而没有将结构分成多个部分的任何物理上可观察的界面。

接触多柱支撑介电隔离结构416的介电柱部分417的每个存储器开口填充结构58在本文中被称为第一存储器开口填充结构58。不接触多柱支撑介电隔离结构416的任何介电柱部分417的每个存储器开口填充结构58在本文中被称为第二存储器开口填充结构58。每个第二存储器开口填充结构58包括半导体填充材料部分414，该半导体填充材料部分由相应介电衬垫412横向围绕，该介电衬垫围绕穿过第二存储器开口填充结构的竖直轴线在方位角上延伸360度。

在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道包括：管状半导体沟道部分，该管状半导体沟道部分包括接触多个介电柱部分417中的相应一个介电柱部分的底表面的顶表面；和半管状半导体沟道部分，该半管状半导体沟道部分邻接管状半导体沟道部分的上端并且接触多个介电柱部分417中的相应一个介电柱部分的侧壁。

在一个实施方案中，三维存储器器件包括漏极区63，该漏极区接触半管状半导体沟道部分中的相应一个半管状半导体沟道部分并且具有圆柱形漏极区段63C和块弧漏极区段63B。

在一个实施方案中，多个介电柱部分417接触漏极区63的底表面。

在一个实施方案中，存储器膜50中的每个存储器膜包括：管状存储器膜部分，该管状存储器膜部分包括接触多个介电柱部分417中的一个介电柱部分的底表面的顶表面；和半管状存储器膜部分，该半管状存储器膜部分邻接管状存储器膜部分的上端并且接触多个介电柱部分417中的一个介电柱部分的侧壁。

在一个实施方案中，三维存储器器件还包括：介电衬垫412，该介电衬垫定位在存储器开口49内并且接触半管状半导体沟道部分中的相应一个半管状半导体沟道部分的侧壁和多个介电柱部分417中的相应一个介电柱部分的侧壁；以及介电芯62，该介电芯定位在存储器开口49内，接触多个介电柱部分417中的相应一个介电柱部分的底表面，并且由管状半导体沟道部分中的相应一个管状半导体沟道部分横向围绕。

在一个实施方案中，多个介电柱部分417内的介电柱部分417通过交替堆叠(32，46、332、346、70)内的绝缘层中的一个绝缘层(诸如漏极选择层级绝缘层332中的每个漏极选择层级绝缘层)彼此横向间隔开，其中绝缘层中的一个绝缘层(诸如漏极选择层级绝缘层332中的每个漏极选择层级绝缘层)横向环绕并包封两行存储器开口49内的存储器开口49中的每个存储器开口。

在一个实施方案中，具有两行存储器开口49的存储器开口49中的每个存储器开口包括多个介电柱部分417中的一个介电柱部分和存储器堆叠结构58中的一个存储器堆叠结构。

在一个实施方案中，多个介电柱部分417中的每个介电柱部分包括：圆柱形介电柱部分417C，该圆柱形介电柱部分以穿过存储器开口49中的相应一个存储器开口的几何中心的竖直轴线为中心并且围绕竖直轴线在方位角上延伸360度；和块弧柱部分417B，该块弧柱部分以竖直轴线为中心，邻接圆柱形介电柱部分417C的一侧，并且围绕竖直轴线在方位角上延伸30度至270度的范围内的角度。

在一个实施方案中，交替堆叠(32,46,332,346,70)包括平台区，其中交替堆叠(32，46,332,346,70)内的除最顶部导电层(诸如漏极选择层级导电层346中的最顶部导电层)之外的每个导电层(46,346)比在交替堆叠(32,46,332,346,70)内的任何覆盖在上面的导电层(46,346)横向延伸得更远；平台区包括交替堆叠(32,46,332,346,70)的阶梯式表面，这些阶梯式表面从交替堆叠(32,46,332,346,70)内的最底部层持续地延伸到交替堆叠(32,46,332,346,70)内的最顶部层；以及支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。

在一个实施方案中，三维存储器器件包括背侧阻挡介电层44，该背侧阻挡介电层设置在相邻的每对导电层(46,346)和绝缘层(32,332,70)之间，并且从交替堆叠(32，46、332、346、70)内的最底部层延伸到交替堆叠(32，46、332、346、70)内的最顶部层，其中竖直半导体沟道中的相应一个竖直半导体沟道下面的基座沟道部分通过管状介电间隔物116与背侧阻挡介电层44横向间隔开。

在一个实施方案中，至少一个水平延伸部分包括多个水平延伸部分，该多个水平延伸部分沿着第一水平方向hd1横向延伸，接触交替堆叠(32,46,332,346,70)内的绝缘层中的下面绝缘层(诸如字线层级绝缘层32或漏极选择层级绝缘层332中的最顶部绝缘层)的顶表面，并且接触交替堆叠(32、46、332、346、70)内的绝缘层中的覆盖在上面的绝缘层(诸如绝缘帽盖层70或漏极选择层级绝缘层332中的一者)的底表面。

示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(包括字线层级导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(包括另一个字线层级导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(包括至少一个半导体器件700的子集)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每一个半导体沟道的至少一个端部部分(诸如竖直半导体沟道60)基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(包括存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。

本公开的各种实施方案的介电隔离结构(320,416)可用于在每个漏极选择层级导电层346的相邻对的条带之间提供电隔离，同时使得能够形成存储器开口49和存储器堆叠结构58作为周期性二维阵列，该周期性二维阵列包括沿着背侧沟槽79的纵向方向延伸的多个行并且在相邻对的行之间具有均匀行间间距。可形成存储器堆叠结构58，而不分配用于在漏极选择层级隔离结构的相邻对的条带之间提供电隔离的任何额外空间。

虽然前面提及特定优选实施方案，但是将理解权利要求不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在权利要求的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或配置的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或配置来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。