采样时钟信号的生成方法、符号同步方法以及相关装置

技术领域

本申请涉及信号处理技术领域，尤其涉及一种采样时钟信号的生成方法、符号同步方法以及相关装置。

背景技术

在数字通信中，信息是由连续的符号（位、码元）传递的。这些符号具有相同的持续时间。接收端接收符号序列时，需要知道每个符号的起止时刻，从而对符号进行判决。用判决器对信号进行判决时，需要找到每个符号最大值的采样点位置。所以接收端必须要产生一个定时脉冲序列，且其频率和相位要与接收符号一致来保证采样判决时刻与信号符号的最大值的采样点位置保持一致，即最佳采样点问题。符号同步也称为定时同步、位同步、码元同步，它是数字通信系统特有的一种同步，并且不论时基带传输还是频带传输都需要符号同步，接收端为了得到最佳采样值恢复发送端所发送的数据，要求接收时钟与发送时钟同步，需要由同步措施来调整接收端的采样时钟，这个同步过程就称为符号同步。

现代超高码率的通信系统的兴起，使得核心通信链路的通信速率（码率）由几百Mbps迈进了Gbps级别，要实现超高码率通信下的符号同步，采用传统的符号同步方法将面临无法适应的困境。例如，插入导频法的增加了发送功率和频谱间干扰问题；滤波法的使用范围较窄，适合低码率通信系统；内插滤波法对于高码率适应性存在问题（资源消耗上内插法是采样时钟调整锁相法16倍、功耗上内插法是采样时钟调整锁相法的2倍），对于内插滤波器而言，不同结构的插值滤波器均需要达到符号速率的4倍、8倍甚至16以上的的采样频率，这对系统采样时钟的要求以及硬件电路板的复杂程度、FPGA/ASIC逻辑资源的消耗、整版功耗提出了更高的要求，尤其是对于高码率（1000Mbps以上）的通信系统而言，在现场可编程逻辑门阵列（Field-Programmable Gate Array，FPGA）内部在位同步设计上将需要消耗巨大的资源，内插调整法需要对每个数据采样点均进行误差检测以及插值处理，对于巨大的吞吐速率将需要高度并行计算来实现，即在低码率情况下的串行内插滤波结构将需要并行化设计，资源消耗依据并行的倍数而等倍数增加，将大大增加FPGA/ASIC的逻辑资源消耗，且码率越高、需要的资源就越大，对于吉比特级别（Gbps）的加德纳Gardner内插位同步环路将需要上百万门的FPGA逻辑资源以及几百个数字信号处理（Digital SignalProcessing，DSP）资源，将加大了FPGA的负荷，提高了FPGA的电源设计、印制电路板（Printed Circuit Board，PCB）设计的要求。

针对上述的问题，尚未提出有效地解决方案。

发明内容

本申请实施例提供了一种采样时钟信号的生成方法、符号同步方法以及相关装置，以至少解决相关技术中在宽码率范围内生成采样时钟信号导致资源消耗大和硬件成本高的技术问题。

根据本申请实施例的一个方面，提供了一种采样时钟信号的生成方法，包括：将输入数据的采样率降采样至两倍符号速率，对所述输入数据的采样符号进行抽取；检测抽取到的当前采样符号的定时误差；将所述定时误差进行滤波处理，得到滤波处理后的定时误差；基于所述滤波处理后的定时误差生成方波信号，以及将所述方波信号转换成采样时钟补偿信号；获取锁相环芯片产生的采样时钟参考信号；将所述采样时钟补偿信号和所述采样时钟参考信号进行正交调制，得到采样时钟信号。

可选地，检测抽取到的当前采样符号的定时误差，包括：获取上一采样符号的采样值和所述当前采样符号的采样值；根据所述上一采样符号的采样值和所述当前采样符号的采样值，确定所述当前采样符号和所述上一采样符号之间的相位差；在所述相位差满足预设值时，则确定所述当前采样符号与所述上一采样符号之间发生相位跳变，并针对发生相位跳变的情形，计算得到所述当前采样符号的定时误差；在所述相位差不满足预设值时，则确定所述当前采样符号与所述上一采样符号之间未发生相位跳变，并针对未发生相位跳变的情形，计算得到所述当前采样符号的定时误差。

可选地，针对发生相位跳变的情形，计算得到所述当前采样符号的定时误差，包括：获取所述上一采样符号的定时误差、所述当前采样符号的采样时刻与所述上一采样符号的采样时刻的中间采样时刻的采样值；将所述当前采样符号的采样值和所述上一采样符号的采样值相减，得到第一计算结果；将所述中间采样时刻的采样值取共轭和所述第一计算结果相乘，得到第二计算结果；将所述上一采样符号的定时误差和预设系数相乘，得到第三计算结果；将所述第二计算结果取复数的实部和所述第三计算结果相减，得到所述当前采样符号的定时误差。

可选地，针对未发生相位跳变的情形，计算得到所述当前采样符号的定时误差，包括：获取所述上一采样符号的定时误差、所述当前采样符号的采样时刻与所述上一采样符号的采样时刻的中间采样时刻的采样值；将所述上一采样符号的采样值和所述中间采样时刻的采样值相加，得到第四计算结果；将所述当前采样符号的采样值取共轭和所述中间采样时刻的采样值取共轭相加，得到第五计算结果；将所述第四计算结果分别和所述第五计算结果、所述第四计算结果与所述第五计算结果的差值相乘，得到第六计算结果；将所述上一采样符号的定时误差和预设系数相乘，得到第七计算结果；将所述第六计算结果和所述第七计算结果相减，得到所述当前采样符号的定时误差。

可选地，所述采样时钟参考信号的频率为偶数倍符号速率。

可选地，所述采样时钟信号的频率为所述采样时钟补偿信号的频率和所述采样时钟参考信号的频率之和，所述采样时钟信号的相位为所述采样时钟补偿信号的相位和所述采样时钟参考信号的相位之和。

根据本申请实施例的另一个方面，还提供了一种符号同步方法，包括：根据上述所述采样时钟信号的生成方法得到的采样时钟信号，将所述采样时钟信号作为模拟数字转换器的采样时钟；基于所述采样时钟控制所述模拟数字转换器在输入信号中符号的最佳采样点进行采样。

根据本申请实施例的另一个方面，还提供了一种采样时钟信号的生成装置，包括：抽取滤波单元，用于将输入数据的采样率降采样至两倍符号速率，对所述输入数据的采样符号进行抽取；定时误差检测单元，用于检测抽取到的当前采样符号的定时误差；环路滤波单元，用于将所述定时误差进行滤波处理，得到滤波处理后的定时误差；第一时钟信号生成单元，用于基于所述滤波处理后的定时误差生成方波信号，以及将所述方波信号转换成采样时钟补偿信号；第二时钟信号生成单元，用于获取锁相环芯片产生的采样时钟参考信号；正交调制单元，用于将所述采样时钟补偿信号和所述采样时钟参考信号进行正交调制，得到采样时钟信号。

根据本申请实施例的另一个方面，还提供了一种符号同步装置，包括：处理单元，用于根据上述所述采样时钟信号的生成方法得到的采样时钟信号，将所述采样时钟信号作为模拟数字转换器的采样时钟；采样单元，用于基于所述采样时钟控制所述模拟数字转换器在输入信号中符号的最佳采样点进行采样。

根据本申请实施例的另一个方面，还提供了一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为执行上述所述的方法的步骤。

在本申请实施例中，采用将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；检测抽取到的当前采样符号的定时误差；将定时误差进行滤波处理，得到滤波处理后的定时误差；基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；获取锁相环芯片产生的采样时钟参考信号；将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。也就是说，本申请实施例通过将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；再检测当前采样符号的定时误差，并对定时误差进行滤波处理；然后利用滤波处理后的定时误差生成方波信号，并将方波信号转换成采样时钟补偿信号；同时获取锁相环芯片产生的采样时钟参考信号；最后通过正交调制的方式对采样时钟补偿信号和采样时钟参考信号进行处理，从而得到采样时钟信号，进而解决了相关技术中在宽码率范围内生成采样时钟信号导致资源消耗大和硬件成本高的技术问题，达到了降低资源消耗和硬件成本，在宽码率范围内生成准确的采样时钟信号的技术效果。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种采样时钟信号的生成方法的流程图；

图2为本申请实施例提供的一种符号同步方法的流程图；

图3为本申请实施例提供的一种采样时钟信号的生成装置的示意图；

图4为本申请实施例提供的一种符号同步装置的示意图；

图5为本申请可选实施例提供的一种符号同步装置的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于限定特定顺序。在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

根据本申请实施例的一个方面，提供了一种采样时钟信号的生成方法，图1为本申请实施例提供的一种采样时钟信号的生成方法的流程图，如图1所示，该方法包括如下步骤：

步骤S102，将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；

上述输入数据为符号序列，其中，该序列包括一个或者多个符号；上述输入数据的采样率不低于两倍符号速率。

步骤S104，检测抽取到的当前采样符号的定时误差；

步骤S106，将定时误差进行滤波处理，得到滤波处理后的定时误差；

上述滤波处理用于降低高频噪声对定时误差的影响，提升环路的稳定性。

步骤S108，基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；

步骤S110，获取锁相环芯片产生的采样时钟参考信号；

步骤S112，将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。

可选地，将锁相环芯片产生的采样时钟参考信号对应的频率和相位作为采样时钟信号的基准频率和基准相位；将采样时钟补偿信号对应的频率和相位作为采样时钟信号的补偿频率和补偿相位。

上述正交调制通过正交调制器实现，其采用复数乘法，不会产生镜像频率，即正交调制器后无需带通滤波。

需要说明的是，采样时钟参考信号为高质量低相位噪声的频率信号，采样时钟以此作为基准，采用采样时钟补偿信号只需进行微调，即进行微调补偿；因此种方式输出的最终频率、相位结果均为采样时钟补偿信号和采样时钟参考信号之和；且杂散噪声在频域上均为线性搬移，不会产生倍数放大后引入更多的杂散。因此，采用此种方式产生的采样时钟信号比相关技术中产生的采样时钟信号质量在相噪和杂散指标上更优。

另外，采样时钟补偿信号的频率与相位可直接表征采样时钟的频率和相位变化信息，而不是相关技术中的倍数关系，这种直接表征的方式，可在符号环路锁定后直接提取出来作为收发两地钟差的测量和作为符号相位的测量值。

通过上述步骤，可以通过将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；再检测当前采样符号的定时误差，并对定时误差进行滤波处理；然后利用滤波处理后的定时误差生成方波信号，并将方波信号转换成采样时钟补偿信号；同时获取锁相环芯片产生的采样时钟参考信号；最后通过正交调制的方式对采样时钟补偿信号和采样时钟参考信号进行处理，从而得到采样时钟信号，进而解决了相关技术中在宽码率范围内生成采样时钟信号导致资源消耗大和硬件成本高的技术问题，达到了降低资源消耗和硬件成本，在宽码率范围内生成准确的采样时钟信号的技术效果。

在一种可选的实施例中，检测抽取到的当前采样符号的定时误差，包括：获取上一采样符号的采样值和当前采样符号的采样值；根据上一采样符号的采样值和当前采样符号的采样值，确定当前采样符号和上一采样符号之间的相位差；在相位差满足预设值时，则确定当前采样符号与上一采样符号之间发生相位跳变，并针对发生相位跳变的情形，计算得到当前采样符号的定时误差；在相位差不满足预设值时，则确定当前采样符号与上一采样符号之间未发生相位跳变，并针对未发生相位跳变的情形，计算得到当前采样符号的定时误差。

可选地，确定当前采样符号和上一采样符号之间的相位差可以采用如下表达式计算：

其中，

需要说明的是，上述预设值是根据应用场景的需要而设置。

在一种可选的实施例中，针对发生相位跳变的情形，计算得到当前采样符号的定时误差，包括：获取上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值；将当前采样符号的采样值和上一采样符号的采样值相减，得到第一计算结果；将中间采样时刻的采样值取共轭和第一计算结果相乘，得到第二计算结果；将上一采样符号的定时误差和预设系数相乘，得到第三计算结果；将第二计算结果取复数的实部和第三计算结果相减，得到当前采样符号的定时误差。

可选地，针对发生相位跳变的情形，计算得到当前采样符号的定时误差采用如下表达式计算：

其中，

在本申请的实施例中，针对发生相位跳变的情形，通过上一采样符号的采样值、当前采样符号的采样值、上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值，准确地计算出当前采样符号的定时误差。

在一种可选的实施例中，针对未发生相位跳变的情形，计算得到当前采样符号的定时误差，包括：获取上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值；将上一采样符号的采样值和中间采样时刻的采样值相加，得到第四计算结果；将当前采样符号的采样值取共轭和中间采样时刻的采样值取共轭相加，得到第五计算结果；将第四计算结果分别和第五计算结果、第四计算结果与第五计算结果的差值相乘，得到第六计算结果；将上一采样符号的定时误差和预设系数相乘，得到第七计算结果；将第六计算结果和第七计算结果相减，得到当前采样符号的定时误差。

可选地，针对发生相位跳变的情形，计算得到当前采样符号的定时误差采用如下表达式计算：

其中，

在本申请的实施例中，针对未发生相位跳变的情形，通过上一采样符号的采样值、当前采样符号的采样值、上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值，计算出当前采样符号的定时误差，从而提升定时误差检测的准确性，降低符号同步时采样时钟信号的抖动性。

在一种可选的实施例中，采样时钟参考信号的频率为偶数倍符号速率。

可选地，采样时钟参考信号的频率包括但不限于2倍符号速率、4倍符号速率以及8倍符号速率等。

在一种可选的实施例中，采样时钟信号的频率为采样时钟补偿信号的频率和采样时钟参考信号的频率之和，采样时钟信号的相位为采样时钟补偿信号的相位和采样时钟参考信号的相位之和。

可选地，将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到的最终频率为采样时钟补偿信号的频率和采样时钟参考信号的频率之和，最终相位为采样时钟补偿信号的相位和采样时钟参考信号的相位之和。

上最终频率为采样时钟信号的频率；上述最终相位为采样时钟信号的相位。

根据本申请实施例的另一个方面，还提供了一种符号同步方法，图2为本申请实施例提供的一种符号同步方法的流程图，如图2所示，该方法包括如下步骤：

步骤S202，根据上述采样时钟信号的生成方法得到的采样时钟信号，将采样时钟信号作为模拟数字转换器的采样时钟；

步骤S204，基于采样时钟控制模拟数字转换器在输入信号中符号的最佳采样点进行采样。

可选地，将采样时钟信号作为模拟数字转换器的采样时钟，利用采样时钟控制模拟数字转换器在输入信号中符号的最佳采样点进行采样，由于采样时钟的频率和相位与接收符号一致，使得采样判决时刻与信号符号的最大值的位置保持一致，从而实现符号同步。

需要说明的是，可以通过将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；再检测当前采样符号的定时误差，并对定时误差进行滤波处理；然后利用滤波处理后的定时误差生成方波信号，并将方波信号转换成采样时钟补偿信号；同时获取锁相环芯片产生的采样时钟参考信号；最后通过正交调制的方式对采样时钟补偿信号和采样时钟参考信号进行处理，从而得到采样时钟信号，进而解决了相关技术中在宽码率范围内生成采样时钟信号导致资源消耗大和硬件成本高的技术问题，达到了降低资源消耗和硬件成本，在宽码率范围内生成准确的采样时钟信号的技术效果。

根据本申请实施例的另一个方面，还提供了一种采样时钟信号的生成装置，图3为本申请实施例提供的一种采样时钟信号的生成装置的示意图，如图3所示，该采样时钟信号的生成装置包括：抽取滤波单元302、定时误差检测单元304、环路滤波单元306、第一时钟信号生成单元308、第二时钟信号生成单元310和正交调制单元312。下面对该采样时钟信号的生成装置进行详细说明。

抽取滤波单元302，用于将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；

定时误差检测单元304，与抽取滤波单元302连接，用于检测抽取到的当前采样符号的定时误差；

环路滤波单元306，与定时误差检测单元304连接，用于将定时误差进行滤波处理，得到滤波处理后的定时误差；

第一时钟信号生成单元308，与环路滤波单元306连接，用于基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；

第二时钟信号生成单元310，用于获取锁相环芯片产生的采样时钟参考信号；

正交调制单元312，分别与第一时钟信号生成单元308、第二时钟信号生成单元310连接，用于将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。

在本申请实施例中，该采样时钟信号的生成装置通过将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；再检测当前采样符号的定时误差，并对定时误差进行滤波处理；然后利用滤波处理后的定时误差生成方波信号，并将方波信号转换成采样时钟补偿信号；同时获取锁相环芯片产生的采样时钟参考信号；最后通过正交调制的方式对采样时钟补偿信号和采样时钟参考信号进行处理，从而得到采样时钟信号，进而解决了相关技术中在宽码率范围内生成采样时钟信号导致资源消耗大和硬件成本高的技术问题，达到了降低资源消耗和硬件成本，在宽码率范围内生成准确的采样时钟信号的技术效果。

此处需要说明的是，上述抽取滤波单元302、定时误差检测单元304、环路滤波单元306、第一时钟信号生成单元308、第二时钟信号生成单元310和正交调制单元312对应于方法实施例中的步骤S102至S112，上述单元与对应的步骤所实现的示例和应用场景相同，但不限于上述方法实施例所公开的内容。

可选地，上述定时误差检测单元304包括：获取模块，用于获取上一采样符号的采样值和当前采样符号的采样值；确定模块，用于根据上一采样符号的采样值和当前采样符号的采样值，确定当前采样符号和上一采样符号之间的相位差；第一计算模块，用于在相位差满足预设值时，则确定当前采样符号与上一采样符号之间发生相位跳变，并针对发生相位跳变的情形，计算得到当前采样符号的定时误差；第二计算模块，用于在相位差不满足预设值时，则确定当前采样符号与上一采样符号之间未发生相位跳变，并针对未发生相位跳变的情形，计算得到当前采样符号的定时误差。

可选地，上述第一计算模块包括：第一获取子模块，用于获取上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值；第一计算子模块，用于将当前采样符号的采样值和上一采样符号的采样值相减，得到第一计算结果；第二计算子模块，用于将中间采样时刻的采样值取共轭和第一计算结果相乘，得到第二计算结果；第三计算子模块，用于将上一采样符号的定时误差和预设系数相乘，得到第三计算结果；第四计算子模块，用于将第二计算结果取复数的实部和第三计算结果相减，得到当前采样符号的定时误差。

可选地，上述第二计算模块包括：第二获取子模块，用于获取上一采样符号的定时误差、当前采样符号的采样时刻与上一采样符号的采样时刻的中间采样时刻的采样值；第五计算子模块，用于将上一采样符号的采样值和中间采样时刻的采样值相加，得到第四计算结果；第六计算子模块，用于将当前采样符号的采样值取共轭和中间采样时刻的采样值取共轭相加，得到第五计算结果；第七计算子模块，用于将第四计算结果分别和第五计算结果、第四计算结果与第五计算结果的差值相乘，得到第六计算结果；第八计算子模块，用于将上一采样符号的定时误差和预设系数相乘，得到第七计算结果；第九计算子模块，用于将第六计算结果和第七计算结果相减，得到当前采样符号的定时误差。

可选地，采样时钟参考信号的频率为偶数倍符号速率。

可选地，采样时钟信号的频率为采样时钟补偿信号的频率和采样时钟参考信号的频率之和，采样时钟信号的相位为采样时钟补偿信号的相位和采样时钟参考信号的相位之和。

根据本申请实施例的另一个方面，还提供了一种符号同步装置，图4为本申请实施例提供的一种符号同步装置的示意图，如图4所示，该符号同步装置包括：处理单元402和采样单元404。下面对该符号同步装置进行详细说明。

处理单元402，用于根据上述采样时钟信号的生成方法得到的采样时钟信号，将采样时钟信号作为模拟数字转换器的采样时钟；

采样单元404，与处理单元402连接，用于基于采样时钟控制模拟数字转换器在输入信号中符号的最佳采样点进行采样。

此处需要说明的是，上述处理单元402和采样单元404对应于方法实施例中的步骤S202至S204，上述单元与对应的步骤所实现的示例和应用场景相同，但不限于上述方法实施例所公开的内容。

图5为本申请可选实施例提供的一种符号同步装置的示意图，如图5所示，该符号同步装置的结构主要包括：抽取器（对应于上述抽取滤波单元）、定时误差检测单元、环路滤波单元、直接数字式频率合成器（Direct Digital Synthesizer，DDS）、数字模拟转换器（Digital to analog converter，DAC）、模拟数字转换器（Analog-to-digital converter，ADC）、PLL芯片、正交调制器以及抽取判决单元等。

基于该符号同步装置的符号同步方法的核心为采样时钟的产生方式，该采样时钟的基本频率由PLL芯片产生，基本频率对准符号速率的偶数倍而产生；DAC部分则输出由环路根据定时误差生成的符号频偏、相偏补偿信号，该信号由DDS技术产生。当环路识别到频率误差、相位误差时，通过调整DDS产生信号的频率和相位，而该信号的频率和相位信息又通过DAC传输至了正交调制器，正交调制器将该频率和相位调整信息混频至PLL芯片产生的采样时钟基准钟（基本频率）中，并形成了频率和相位不断调整的采样时钟；因此当环路锁定的时候，则ADC的采样时钟就对准了符号的最佳抽样位置进行采样，环路进入稳态。抽取器单元的存在使得该符号同步方法可以适应采样倍数大于2倍的系统，扩大了该同步方法的适应范围，只需要采样时钟为符号速率的偶数倍均可实现。

此外，符号同步的锁相环中即具备了DDS相位累加器，在符号同步后，此DDS中即可以提取相位信息，如果将该DDS与本地一个不在环路中受控的DDS的相位差值进行提取，则该差值即为符号相位。

针对插入导频法、滤波法、内插法、传统锁相法的诸多劣势，通过改变采样时钟频率和相位的锁相环方式有其独特的优势，其原理即为传统的锁相环技术，实现非常可靠，适应范围广，针对不同的应用场景需求，调整环路设计参数可满足大动态范围的通信需求，同时只需要2倍符号速率的采样率即可实现定时误差检测和提取，且在FPGA/ASCI内部只需要进行定时误差提取和环路滤波，无需并行化实现内插滤波器，极大的节省了FPGA的资源和功耗，带来了整体硬件成本下降的利好因素；由于省去了内插滤波器，该方式相比于Gardner内插锁法，在码率适应范围上更广泛，尤其是对于超高码率（Gbps速率以上），Gardner的滤波器不得不适应并行设计的方式，并行设计带来了资源的成本增长，而采用调整采用时钟的方式，完全不需要内插滤波器，取而代之的是一个抽取单元，该抽取单元可以在当采样率（采样时钟的频率）比符号速率2倍还高时，用于进行整数倍抽取来实现降速和适应宽码率范围。

该方法有如下优势：采样率最低为2倍符号速率即可实现；降低了系统采样时钟的需求；同时在采样率为偶数倍符号速率的系统中，可以通过简单的抽取器即可完成适应；而无需额外资源消耗；降低了数字处理部分的资源消耗，即同时可以降低系统功耗和成本；环路中DDS的相位累加器的相位信息即可以用于表征符号的相位，在测距通信系统中，该相位信息即实现了符号的相位测量，使得测量精度得到数量级的提升；同时该DDS的频率信息即实现对于符号多普勒的测量，可用于收发两地的钟差测量。

根据本申请实施例的另一个方面，还提供了一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，处理器被配置为执行上述的方法的步骤。

本申请实施例提供了一种电子设备，该电子设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现以下步骤：将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；检测抽取到的当前采样符号的定时误差；将定时误差进行滤波处理，得到滤波处理后的定时误差；基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；获取锁相环芯片产生的采样时钟参考信号；将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。

根据本申请实施例的另一个方面，还提供了一种计算机可读存储介质，计算机可读存储介质包括存储的程序，其中，在程序运行时控制计算机可读存储介质所在设备执行上述的方法的步骤。

在本实施例中，上述计算机可读存储介质可以位于计算机网络中计算机终端群中的任意一个计算机终端中，和/或位于移动终端群中的任意一个移动终端中，上述计算机可读存储介质包括存储的程序。

可选地，在程序运行时控制计算机可读存储介质所在设备执行以下功能：将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；检测抽取到的当前采样符号的定时误差；将定时误差进行滤波处理，得到滤波处理后的定时误差；基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；获取锁相环芯片产生的采样时钟参考信号；将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。

根据本申请实施例的另一个方面，还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有如下方法步骤的程序：将输入数据的采样率降采样至两倍符号速率，对输入数据的采样符号进行抽取；检测抽取到的当前采样符号的定时误差；将定时误差进行滤波处理，得到滤波处理后的定时误差；基于滤波处理后的定时误差生成方波信号，以及将方波信号转换成采样时钟补偿信号；获取锁相环芯片产生的采样时钟参考信号；将采样时钟补偿信号和采样时钟参考信号进行正交调制，得到采样时钟信号。

在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或单元的间接耦合或通信连接，可以是电性或其它的形式。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可为个人计算机、服务器或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。