具有集成电路的垂直互连结构

技术领域

本公开涉及具有集成电路的垂直互连结构。

背景技术

三维(3D)堆叠芯片或集成电路(IC)是可用于现代计算和电子系统中的集成技术。穿硅过孔(TSV)用于电连接两个或多个堆叠管芯。例如，TSV可以实现计算管芯和存储管芯的异质集成，以减少堆叠管芯的占用空间。

发明内容

根据本公开的一方面，提供了一种3D集成电路结构，包括：第一管芯层；以及第二管芯层，被布置在所述第一管芯层上方，所述第二管芯层包括：器件；垂直互连结构(VIS)单元，被布置为与所述器件相邻；以及非敏感电路，被布置在所述VIS单元中。

根据本公开的一方面，提供了一种3D集成电路结构，包括：第一管芯层，包括：第一器件；与所述第一器件相邻的第一垂直互连结构(VIS)单元；第一VIS，被布置在所述第一VIS单元中；以及第一非敏感电路，被布置在所述第一VIS单元中；以及第二管芯层，被布置在所述第一管芯层上方并且包括：第二器件；与所述第二器件相邻的第二VIS单元；第二VIS，被布置在所述第二VIS单元中；以及第二非敏感电路，被布置在所述第二VIS单元中。

根据本公开的一方面，提供了一种在3D集成电路结构中制造管芯层的方法，所述方法包括：在管芯层中的VIS单元中形成垂直互连结构(VIS)；在所述管芯层中或在所述管芯层上形成器件；在所述VIS单元中形成非敏感电路；以及形成信号线以连接到所述器件和所述非敏感电路，所述信号线将所述器件电连接到所述非敏感电路。

附图说明

当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1图示了根据一些实施例的3D IC封装；

图2图示了根据一些实施例的示例3D IC结构；

图3图示了根据一些实施例的管芯层上的垂直互连结构单元的顶视图；

图4图示了根据一些实施例的包括图3所示的管芯层的3D IC结构的截面图；

图5图示了根据一些实施例的3D IC中的不同管芯上的垂直互连结构之间的连接；

图6图示了根据一些实施例的管芯层的第一示例的框图；

图7图示了根据一些实施例的管芯层的第二示例的框图；

图8描绘了根据一些实施例的垂直互连结构的布局的第一示例；

图9图示了根据一些实施例的垂直互连结构的布局的第二示例；

图10图示了根据一些实施例的垂直互连结构的布局的第三示例；

图11图示了根据一些实施例的垂直互连结构的布局的第四示例；

图12图示了根据一些实施例的图11所示的垂直互连结构和信号线；

图13图示了根据一些实施例的制造管芯层的示例方法的流程图；

图14图示了根据一些实施例的制造3D IC结构的示例方法的流程图；

图15图示了根据一些实施例的适合于设计3D IC结构的示例系统；以及

图16图示了根据一些实施例的示例集成电路制造系统和制造流程的框图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了元件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中图示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。

本文公开的实施例提供包括多个管芯层(例如顶部管芯层和底部管芯层)的3D IC结构。顶部管芯层和/或底部管芯层包括诸如计算单元、模数转换器(ADC)、模拟电路、RF电路、逻辑电路、传感器、输入/输出(I/O)器件和/或存储器件之类的器件。示例存储器件包括静态随机存取存储器(SRAM)、电阻式随机存取存储器(RRAM)、动态随机存取存储器(DRAM)、缓存和/或闪存。示例计算单元是微处理器、现场可编程门阵列、图形处理单元等。

在3D IC结构的管芯层中形成垂直互连结构(VIS)的布局。VIS可以是任何合适类型的垂直互连结构，例如穿硅过孔(TSV)、穿玻璃过孔(TGV)和穿电介质过孔(TDV)。VIS可用于传输功率信号、数据信号和偏置电压信号(例如，模拟偏置信号)。非敏感电路，例如中继器、二极管、逆变器、无源元件(例如电阻器、电感器、电容器、变压器)、逻辑电路和形成电路路径的电子元件，可以放置在每个管芯层中的VIS单元中的一个或多个未使用的管芯区域中，其中VIS单元包括VIS和未使用的管芯区域。因此，非敏感电路与3D IC中的一个或多个管芯层上的器件集成在一起。在这样的实施例中，可以减少VIS单元中未使用的管芯区域。附加地或替代地，可以提高管芯的区域利用率。

非敏感电路是其操作不受VIS、器件和/或3D IC的操作显著影响的电路。例如，诸如电磁干扰、热量和电容耦合之类的潜在不利影响会降低某些类型的电路(“敏感电路”)(例如晶体管)的性能。这种降低的性能还可能对可操作地连接到敏感电路的器件的操作产生不利影响和/或劣化3D IC的操作。

非敏感电路的性能不会受到潜在不利影响的显著影响，或者如果受到影响，也不会显著影响器件或3D IC的操作。在一些实施例中，当非敏感电路被布置在VIS和敏感电路之间时，敏感电路可以被放置在VIS单元中。非敏感电路缓冲敏感电路免受任何不利影响。

图1图示了根据一些实施例的3D IC封装。3D IC封装100包括衬底102。衬底102可以是任何合适类型的衬底，例如硅基衬底或印刷电路板。电连接器104被布置在衬底102和中介层106之间。在图示的实施例中，电连接器104是焊料凸块，但是其他实施例不限于这种实施方式。电连接器104可以是任何合适的电连接器，例如焊线或球栅阵列。

电连接器104在衬底102和中介层106之间传输功率信号、数据信号和/或偏置信号。中介层106被配置为在电连接器104和3D IC 108之间路由信号。3D IC 108包括垂直堆叠的两个或更多个管芯层以及每个管芯层中的一个或多个VIS以将管芯层彼此电连接。在一些实施例中，3D IC 108是异质3D IC，其中一个管芯层上的器件类型不同于另一管芯层上的器件类型。例如，底部管芯层上的器件类型可以是存储器件，而顶部管芯层上的器件类型可以是计算单元。在其他实施例中，3D IC 108是同质3D IC，其中在管芯层中和/或在管芯层上形成相同类型的器件。

如稍后将更详细描述的，3D IC 108中的一个管芯层中的VIS被布置在与另一管芯层中的VIS的布局不同的布局中。不同的布局可以变化以满足改进或优化的区域使用和/或布线要求。例如，电子设计应用(EDA)可用于基于管芯层上的器件的功率要求以及被布置在该管芯层上方的任何管芯层上的器件的功率要求来确定该管芯层中的VIS的最佳或最优布局。

附加地或替代地，VIS的直径、间距和密度在一个管芯层上是相同的，但是VIS的直径、间距和/或密度在另一管芯层上可以不同。每个管芯层中的VIS的VIS布局、直径、间距和密度基于例如管芯层上的器件的功率要求、(一个或多个)上部管芯层上的器件的功率要求、和/或(一个或多个)上部管芯层处的功率信号、数据信号和/或模拟偏置信号所经历的IR压降。例如，当3D IC形成有两个管芯层时，底部管芯层中的VIS的布局基于底部管芯层上的器件的功率要求、顶部管芯层上的器件的功率要求和/或顶部管芯层处的功率信号、数据信号和/或模拟偏置信号所经历的IR压降。顶部管芯层中的VIS的布局基于顶部管芯层上的器件的功率要求。当功率信号在底部管芯层处输入3D IC时，底部管芯层中的VIS的密度通常大于顶部管芯层中的VIS的密度，因为底部管芯层中的VIS必须为顶部管芯层上的器件提供足够或最少量的功率，以保持顶部管芯层上的器件的操作的完整性。

图2描绘了根据一些实施例的示例3D IC结构。3D IC结构200包括多个管芯层。出于说明的目的，图2包括3D IC结构的选定部分。未示出的其他部分可以被包括在3D IC结构中。例如，可以包括微凸块、模制区域、虚拟区域、粘合层、散热器、互连件、球栅阵列(BGA)连接器、硅中介层和其他元件或结构组件。

在图示的实施例中，3D IC结构200包括管芯层200A和被布置在管芯层200A上方的管芯层200B。3D IC结构的其他实施例可以包括额外的管芯层(例如，3、5或8个)。在一些实施例中，外围结构202可以提供机械支撑和/或提供用于散热的热传导。

管芯层200A包括器件204。示例器件204包括但不限于存储器件和I/O器件。管芯层200B包括器件206。管芯层200B上的器件206可以是相同类型的器件或多种不同的器件。在非限制性实施例中，器件206是计算单元。在其他实施例中，当3D IC结构为异质3D IC结构时，管芯层200A可以包括一个或多个计算单元，并且管芯层200B可以包括RF和模拟电路。在异质3D IC的另一示例实施例中，管芯层200A可以包括逻辑电路和存储器件，并且管芯层200B可以包括传感器、输入/输出(I/O)器件和一个或多个计算单元。

管芯层200B通过管芯层200A上的VIS 208和管芯层200B上的VIS210电连接到管芯层200A。一个或多个器件204通过VIS 208、210电连接到一个或多个相应的器件206。如前所述，VIS 208、210包括TSV、TDV或其他类型的垂直互连结构。在图示的实施例中，VIS 208、210是TSV。TSV可以是功率TSV、数据信号TSV和偏置TSV。例如，围绕底部管芯层200A的外围放置的VIS 208a可以是数据信号TSV，并且被布置在器件204之间的VIS 208b可以是功率TSV。

管芯层200A中的VIS 208被布置在第一布局中，而管芯层200B上的VIS 210被布置在不同的第二布局中。如前所述，管芯层200A上的VIS 208的布局至少基于诸如管芯层200A上的器件204的功率要求、管芯层200B上的器件206的功率要求、和/或功率信号、数据信号和/或模拟偏置信号所经历的IR压降之类的因素。管芯层200B上的VIS 210的布局至少基于管芯层200B上的器件206的功率需求。在一些情况下，VIS 208、210的布局也可以基于管芯层200A、200B上的管芯区域的改进或优化消耗。

被布置在VIS 208、210之间、VIS 208、210周围和/或与VIS相邻的是未使用的管芯区域212(由虚线表示)。如稍后将更详细描述的，非敏感电路可以形成在管芯层200A和/或管芯层200B上的一个或多个未使用的管芯区域212中并且电连接到管芯层200A、200B上的相应的一个或多个器件204、206。在一些实施例中，当非敏感电路被布置在VIS和敏感电路之间以缓冲敏感电路免受任何不利影响(例如，电磁干扰、热量和/或电容耦合)时，敏感电路可以被放置在未使用的管芯区域212中。

在图示的实施例中，电源214通过电连接器(例如，图1所示的电连接器104)电连接到底部管芯层200A。电源214可以向管芯层200A、200B上的器件204、206提供电力。电力通过VIS 208、210中的至少一些被供应给管芯层200A、200B。

图3图示了根据一些实施例的管芯层上的VIS单元的顶视图。VIS单元300是管芯层302上的包括以下项的区域：VIS 304以及VIS 304周围的未使用的管芯区域306的区域。虽然VIS单元300被示出为具有矩形形状并且VIS 304被示出为具有圆形形状，但是其他实施例不限于这些配置。VIS单元300和VIS 304可以具有任何合适的形状。

在一些实施例中，未使用的管芯区域306被分成两个部分，紧邻VIS并围绕304的第一部分308和紧邻并围绕第一部分308的第二部分310。通常，由于靠近VIS和干扰VIS的操作的可能性(例如，短路)，第一部分308中没有形成敏感电路和非敏感电路。

在一个实施例中，一个或多个非敏感电路312形成在第二部分310中。示例非敏感电路包括但不限于电阻器、电感器、电容器、变压器和二极管。附加地或替代地，一个或多个敏感电路314被布置在第二部分310中，并且至少一个非敏感电路312形成在敏感电路314和VIS 304之间。

图3中的管芯层302可以是3D IC中的顶部管芯层、中间管芯层或底部管芯层。图4图示了3D IC结构的截面图，该截面图还描绘了根据一些实施例的图3所示的管芯层的一部分。在图4中，管芯层400被放置在管芯层302上方。管芯层302包括具有VIS 304的VIS单元300和被布置在VIS单元300中的非敏感电路312。器件204被布置在VIS单元300外部，并且非敏感电路312通过信号线402电连接到器件204。在图示的实施例中，管芯层302中的器件204通过接触件404和信号线406可操作地连接到VIS 304。

中间导电层(例如，再分布层)被布置在管芯层302和管芯层400之间。中间导电层被图案化以产生接触件408。VIS 410形成在管芯层400中并且电连接到接触件408和接触件412。因此，VIS 304通过接触件408电连接到VIS 410。VIS 304和VIS 410各自包括被绝缘材料416包围的导电材料414以电隔离导电材料414。

管芯层400包括形成在VIS单元300中的VIS 410和放置在VIS单元300外部的器件206。在图示的实施例中，管芯层400中的器件206通过信号线418电连接到接触件412。因此，管芯层302中的器件204通过VIS304、410电连接到管芯层400中的器件206。在其他实施例中，器件204和器件206彼此不电连接，和/或器件204、器件206或器件204、206两者未电连接到VIS 304、410。附加地或替代地，一个或多个非敏感电路，和/或一个或多个敏感电路314和非敏感电路312可以被放置在管芯层400中的未使用的管芯区域中。

图5图示了根据一些实施例的3D IC中的不同管芯上的垂直互连结构之间的连接。3D IC 500包括被放置在管芯层504下方的管芯层502。管芯层502上的VIS 506a-506e被布置在第一布局508中。管芯层504上的VIS510a-510c被布置在第二布局512中。如前所述，布局508、512可以基于改进的管芯区域消耗和/或管芯层502、504的功率要求而不同。

被放置在管芯层502、504之间的是中间导电层514(例如，再分布层)。通过中间导电层514实现管芯层502、504之间的电连接。中间导电层514被图案化以产生一个或多个接触件(统称为接触件516)和一条或多条信号线(统称为信号线518)。接触件516用于将管芯层502中的VIS(例如，VIS 506a)电连接到管芯层504中的VIS(例如，VIS 510a)。VIS 506a和VIS 510a之间的电连接由虚线517表示。

由于管芯层504上的VIS 510a-520c的第二布局512不同于管芯层502上的VIS506a-506e的第一布局508，信号线518用于将信号从一个管芯层中的VIS路由到另一管芯层中的相应VIS。例如，如图5所示，信号线518将管芯层502上的VIS 506b电连接到管芯层504上的VIS 510b。VIS 506b和VIS 510b之间的电连接由虚线520表示。

虽然在图5中仅示出了一个接触件516和仅一个信号线518，但是其他实施例可以在中间导电层514中包括任何合适数量的接触件和信号线。附加地，虽然未在图5中示出，绝缘材料被布置在接触件516和信号线518周围以将接触件516和信号线518彼此电隔离并且与中间导电层514中的其他接触件和/或信号线电隔离。

图6描绘了根据一些实施例的管芯层的第一示例的框图。在非限制性示例中，管芯层600是图2中的管芯层200A。多个器件602被布置在管芯层600之内或之上。如前所述，示例器件602包括但不限于SRAM、RRAM、DRAM和闪存器件、ADC、I/O器件和/或计算单元。

在图6中，器件602可以是相同类型的器件(例如，存储器)或者至少一种类型的器件602(例如，存储器)可以不同于另一种类型的器件602(例如，逻辑电路)。在示例实施例中，VIS的网格604形成在管芯层600中，使得每个器件602被VIS横向包围。图6描绘了VIS的第一线606(例如，相对于边缘608的垂直或纵向线)和VIS的第二线610(例如，相对于边缘608的水平或平行线)，以及VIS的中心线612。VIS的数量和布局是为了说明的目的，并且其他实施例可以具有被布置在任何给定布局中的更少或更多数量的VIS。

VIS可以是功率VIS，其被配置为将功率信号传输到器件602和附接到管芯层600的一个或多个附加管芯层上的器件。在一个实施例中，被布置在网格604的中心线612中的VIS可以被配置为在3D IC结构中的管芯层之间传输数据信号。因此，中心线612是信号干线。在其他实施例中，数据信号VIS可以被布置在管芯层中的其他位置。例如，数据信号VIS可以被布置在位于管芯层600的外围周围的一条或多条第一线606(例如，第一线606')处。

如前所述，非敏感电路被放置在网格604中的VIS单元(例如，图3中的VIS单元300)中的一个或多个未使用的管芯区域中。每个VIS单元中的非敏感电路的数量对于每个VIS单元可以相同，或者至少一个VIS单元中的非敏感电路的数量可以不同于管芯层600上的其他VIS单元中的非敏感电路的数量。在一个实施例中，被布置在VIS单元中的非敏感电路的类型是基于可操作地连接到非敏感电路的器件602的类型的。

图7图示了根据一些实施例的管芯层的第二示例的框图。图7示出了至少一个器件702，至少一个器件702与管芯层700上的其他器件602相比可以在管芯层700上消耗更大量的区域。因此，在一些实施例中，管芯层中被器件602、702使用的区域量可以变化。

在非限制性示例中，管芯层700是图2中的管芯层200A。多个器件602与器件702一起被布置在管芯层700之内和/或之上。如前所述，示例器件602、702包括但不限于SRAM、RRAM、DRAM和闪存器件、ADC、I/O器件、RF电路、模拟电路、逻辑电路、传感器和/或计算单元。

在示例实施例中，VIS的网格704形成在管芯层700上，使得每个器件602、702被一个或多个VIS横向包围。图7描绘了VIS的第一线706(例如，相对于边缘708的垂直或纵向线)和VIS的第二线710(例如，相对于边缘708的水平线或平行线)。类似图6，VIS的数量和布局是为了说明的目的，并且其他实施例可以具有被布置在任何给定布局中的更少或更多数量的VIS。

非敏感电路被放置在网格704中的VIS单元(例如，图3中的VIS单元300)的一个或多个未使用的管芯区域中。每个VIS单元中的非敏感电路的数量对于每个VIS单元可以相同，或者至少一个VIS单元中的非敏感电路的数量可以不同于管芯层600上的其他VIS单元中的非敏感电路的数量。在一个实施例中，被布置在VIS单元中的非敏感电路的类型是基于可操作地连接到非敏感电路的器件602、702的类型的。

如前所述，可以在VIS单元中形成敏感电路。在一些实施例中，非敏感电路被布置在VIS和敏感电路之间以缓冲敏感电路免受与接近VIS相关联的任何不利影响。

图8描绘了根据一些实施例的垂直互连结构的布局的第一示例。器件800形成在管芯层(例如，图5中的管芯层502)之内和/或之上。与器件800的侧面802紧邻(例如，邻接)的是分别用于VIS 304a、304b的第二部分310a、310b。VIS 304a、304b的单线804(例如，VIS304a、304b的单行)被形成为邻近器件800。在图示的实施例中，未使用的管芯区域306a、306b的第一部分308a、308b被放置在VIS 304a、304b周围。VIS304a、304b分别被布置在未使用的管芯区域306a、306b的第二部分310a、310b中。非敏感电路806被布置在与VIS 304a、304b相关联的第二部分310a、310b内。因此，在一些实施例中，非敏感电路806可以被形成为邻近两个或更多个未使用的管芯区域306a、306b的多个VIS 304a、304b。

紧邻器件800的侧面808的是VIS 304c、304d、304e的单线810(例如，VIS 304c、304d、304e的单列)。非敏感电路812、814、816被布置在未使用的管芯区域306c、306d、306e的第二部分310c、310d、310e之内和/或之上。在图示的实施例中，非敏感电路812、814、816被布置在未使用的管芯区域306c、306d、306e的第一部分308c、308d、308e之间。因此，非敏感电路812、814、816形成在彼此邻接的两个未使用的管芯区域(例如，未使用的管芯区域306c、306d)中。

VIS 304a、304b之间的间距818、VIS 304c、304d之间的间距820以及VIS 304d、304e之间的间距822是相同或基本相同的距离。在一个实施例中，间距818、820、822的距离由针对3D IC的一个或多个设计规则定义。此外，在一些实施例中，间距818、820、822的最小距离受到用于制造管芯层的制造工艺的限制。3D IC中的每个管芯层都可以使用针对该管芯层的特定制造工艺来制造。例如，当处理单元形成在管芯层上时，由于处理单元的高速度要求，可以使用更昂贵的制造工艺来制造管芯层。替代地，当管芯层包括存储器件、模拟器件和/或逻辑器件时，由于这些类型的器件的较慢速度要求，可以使用较便宜的制造工艺来制造管芯层。

图9描绘了根据一些实施例的垂直互连结构的布局的第二示例。图9示出了VIS的线(例如，行和/或列)数量可以大于一。相应地，3D IC结构中的非敏感电路的数量可以增加，这进而提高了管芯层的利用率。

通常，VIS的密度是基于一个或多个因素的。管芯层上的器件类型、该管芯层上的器件的功率要求、被放置在该管芯层上方和之上的任何管芯层上的器件的功率要求、和/或被放置在该管芯层上方和之上的任何管芯层处的信号所经历的IR压降是确定管芯层中的VIS的密度时要考虑的因素。此外，基于这些因素，VIS的密度可以在管芯层上变化。例如，基于管芯层的每个部分中的器件类型、该管芯层上的每个部分中的器件的功率要求、被放置在该管芯层上方和之上的任何管芯层上的器件的功率要求、和/或被放置在该管芯层上方和之上的任何管芯层处的信号所经历的IR压降，该管芯层的一部分中的VIS的密度可以不同于该管芯层的另一部分中的VIS的密度。

在管芯层内和/或在管芯层上形成器件800。VIS 304a、304b、304c、304d、304e、304f、304g、304h的两条线902、904(例如，两行)形成为与器件800的侧面802相邻。在线902中，非敏感电路906被布置在VIS304a、304b、304e、304f之间，并且非敏感器件908形成在VIS304c、304d、304g、304h之间。在线904中，非敏感电路910被布置为邻近VIS304e、304f，并且非敏感电路912形成在VIS 304g、304h之间。

VIS 304i、304j、304k、304l、304m、304n的三个附加线914、916、918形成为邻近器件800的侧面808。非敏感电路920被布置在VIS 304c、304d、304i、304j之间。非敏感电路922形成在VIS 304i、304j、304k、304l之间。非敏感电路924被布置在VIS 304k、304l、304m、304n之间。

与图8中类似，VIS 304a-304n之间的间距是相同或基本相同的距离。间距可由针对3D IC的一个或多个设计规则定义。此外，在一些实施例中，间距的最小距离受到用于制造包括VIS 304a-304n的管芯层的制造工艺的限制。

图10描绘了根据一些实施例的垂直互连结构的布局的第三示例。图10示出了VIS的平面图可以变化以满足改进的或最优的区域和/或布线要求。例如，可以省略VIS以允许在VIS单元和周围未使用的管芯区域中形成更大的非敏感电路、更大的敏感电路和/或多个非敏感和/或敏感电路。

在管芯层内和/或在管芯层上形成器件800。VIS 304a、304b的线1000形成为与器件800的侧面802相邻。非敏感电路1002被布置为与VIS 304a、304b相邻。

VIS 304c、304d、304e、304f、304g的三个附加线1004、1006、1008形成为邻近器件800的侧面808。非敏感电路1010被布置为与VIS 304c、304d相邻。非敏感电路1012被布置在VIS 304c、304d、304e、304f之间。非敏感电路1014形成为与VIS 304e、304f、304g相邻。

在图示的实施例中，从包括非敏感电路1014的管芯区域省略VIS，这使得能够形成更大的非敏感电路1014和/或允许管芯区域包括多个非敏感电路。在一个实施例中，与非敏感电路1014相关联的较大区域用于改进或优化信号线的路由(例如，到器件800和/或到和从VIS 304a-304g)。

图11描绘了根据一些实施例的垂直互连结构的布局的第四示例。结合图12描述图11，其中图12图示了根据一些实施例的图11中所示的VIS和信号线。如图11中所示，信号线1100、1102被布置在VIS 304之间以增加或优化管芯层1104内的信号路由。信号线1100、1102用于在被布置在管芯层1104上的器件、敏感电路和非敏感电路之间路由信号。

在图示的实施例中，信号线1100被布置为与器件800的侧面808垂直，而信号线1102被布置为与侧面808平行。信号线1100、1102的数量和尺寸是基于以下项的：VIS 304的间距，管芯层1104上的器件800的类型、数量和位置，以及管芯层1104上的非敏感和敏感电路的类型、数量和位置，和/或管芯层1104的布线要求。

在图11和图12中，信号线1100、1102被布置在VIS 304之间。实施例可以包括任何合适数量的信号线1100、1102。在一些实施例中，一条或多条信号线1100、1102被布置在器件800上方以及管芯层1104上的一个或多个其他器件上方。

图13描绘了根据一些实施例的制造管芯层的示例方法的流程图。最初，如框1300所示，提供衬底。衬底可以是任何合适类型的衬底。示例衬底包括但不限于硅衬底、绝缘体上硅(SOI)衬底、蓝宝石衬底或复合衬底(例如，砷化镓衬底、氮化镓衬底)。

接下来，如框1302所示，确定器件、VIS、非敏感电路和任何敏感电路的位置。通常，器件、VIS、非敏感电路和任何敏感电路的位置是基于器件规格和布局图来确定的。在一个实施例中，使用EDA确定位置。在其他实施例中，一些或所有位置是手动建立的。

在框1304形成VIS。VIS可以是TSV、TDV和其他类型的垂直互连结构。可以使用任何合适的工艺来构建VIS。例如，一种用于形成TSV的技术包括在衬底上方形成第一掩模层并且图案化第一掩模层以包括其中将形成VIS的开口。

在开口中形成(例如，沉积)导电材料。在非限制性示例中，使用PVD工艺或CVD工艺沉积导电材料。导电材料可以由任何合适的导电材料制成，例如铜、钴、铝、钨、掺杂的多晶硅、其他合适的导电材料和/或其组合。

然后去除第一掩模层，并且在衬底上方形成第二掩模层。图案化第二掩模层以包括开口，在开口中将在导电材料周围形成绝缘材料。绝缘材料在开口中形成在导电材料周围以电隔离TSV。然后去除第二掩模层。

在衬底内和/或上形成器件，并且在VIS的未使用的管芯区域内和/或上制造非敏感和任何敏感电路(框1306)。可以使用任何合适的工艺来构建器件、非敏感电路和敏感电路。在块1308形成一条或多条信号线以将一个或多个器件连接到管芯层上的选定敏感电路和/或选定非敏感电路。(一条或多条)信号线将器件电连接到相应的敏感和/或相应的非敏感电路。

图14图示了根据一些实施例的制造3D IC结构的示例方法的流程图。最初，如框1400所示，处理第一管芯层。第一管芯层的处理包括在第一管芯层内和/或上形成器件、VIS以及敏感和非敏感电路。可以使用任何合适的制造工艺来构建器件、VIS以及非敏感和敏感电路。

中间导电层形成在第一管芯层的表面上并且被图案化以产生一个或多个接触件和/或一条或多条信号线(框1402)。在示例工艺中，导电材料(例如，铜)沉积在第一管芯层的表面上。掩模层形成在导电材料上方并且被图案化以限定(一个或多个)接触件和/或(一个或多个)信号线的位置。移除(蚀刻)图案化的掩膜层中暴露的导电材料以产生一个或多个接触件和/或一条或多条信号线。然后在(一个或多个)接触件和/或(一个或多个)信号线之间形成绝缘材料。如前所述，中间导电层用于在第一管芯层和被布置在第一管芯层上方的第二管芯层之间路由信号。

在框1404处处理第二管芯层。类似于第一管芯层的处理，第二管芯层的处理包括在第二管芯层内和/或上形成器件、VIS以及敏感和非敏感电路。处理第二管芯层以与第一管芯层对准。接下来，如框1406所示，将第二管芯层附接到中间导电层和第一管芯层以产生3D IC结构。

在其他实施例中，在框中注明的操作可以不按图13和图14中所示的顺序发生。例如，连续示出的两个块实际上可以基本上同时执行。附加地或替代地，块可以以相反的顺序执行，这取决于所涉及的功能/动作。

图15描绘了根据一些实施例的适合于设计3D IC结构的示例系统。设计工艺可以由计算机系统(例如ECAD系统)实现。本文公开的设计(例如，布局)方法的一些或全部操作能够作为在设计室(例如以下结合图16讨论的设计室1602)中执行的设计过程的一部分来执行。

在一些实施例中，系统1500包括自动布局和路线(APR)系统。在一些实施例中，系统1500包括处理器件1502和非暂时性计算机可读存储介质1504(“存储器件”)。处理器件1502是任何合适的一个或多个处理器件。示例处理器件包括但不限于中央处理单元、微处理器、分布式处理系统、专用集成电路、图形处理单元、现场可编程门阵列或其组合。

存储器件1504可以用例如计算机程序代码(例如，一组可执行指令1506)编码或者可以存储这样的计算机程序代码。处理器件1502对可执行指令1506的执行代表(至少部分地)ECAD工具，该ECAD工具实施本文描述的方法的一部分或全部以产生针对本文公开的结构和IC的设计。此外，可以包括制造工具1508以用于IC的布局和物理实现。在一个或多个实施例中，存储器件1504是电子、磁、光、电磁、红外线和/或半导体系统(或装置或器件)。例如，存储器件1504包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，存储器件1504包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频盘(DVD)。

处理器件1502经由总线1510可操作地连接到存储器件1504。处理器件1502还通过总线1510可操作地连接到输入/输出(I/O)接口1512和网络接口1514。网络接口1514可操作地连接到网络1516，使得处理器件1502和存储器件1504能够经由网络1516连接到外部元件。在一个或多个实施例中，网络1516说明任何类型的有线和/或无线网络，例如内联网和/或分布式计算网络(例如，因特网)。

网络接口1514允许系统1500经由网络1516与其他计算或电子器件(未示出)通信。网络接口1514包括无线网络接口和/或有线网络接口。示例无线网络接口包括蓝牙、WIFI、WIMAX、GPRS或WCDMA。示例有线网络接口包括ETHERNET、USB或IEEE-1364。在一个或多个实施例中，本文公开的一些或全部工艺和/或方法通过网络1516在分布式系统中实现。

处理器件1502被配置为执行在存储器件1504中编码的可执行指令1506以使得系统1500可用于执行一些或全部工艺和/或方法。例如，电子设计应用(例如，在ECAD系统中或作为独立应用)可以被配置为执行图1-图14中所示的方法和技术。

在一个或多个实施例中，存储器件1504存储可执行指令1506，该可执行指令1506被配置为使得系统1500可用于执行一些或全部工艺和/或方法。在一个或多个实施例中，存储器件1504还存储有助于执行工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储器件1504存储包括(至少部分地)标准和/或先前设计的单元的单元库1518。

I/O接口1512可操作地连接到I/O器件1520。在一个或多个实施例中，I/O器件1520包括图像捕获器件、麦克风、扫描仪、键盘、小键盘、鼠标、触控板、触摸屏和/或光标方向键，用于向处理器件1502传送信息和命令。I/O器件1520还可以包括一个或多个显示器、一个或多个扬声器、打印机、耳机、触觉或触觉反馈器件等。

系统1500被配置为通过I/O接口1512接收信息。通过I/O接口1512接收的信息包括指令、数据、设计规则、单元库和/或其他参数中的一个或多个，用于由处理器件1502进行处理。信息通过总线1510传送到处理器件1502。系统1500被配置为通过I/O接口1512接收与用户界面(UI)相关的信息。信息被存储在存储器件1504中作为UI 1522或用于在UI 1522中呈现。

在一些实施例中，工艺和/或方法的一部分或全部被实现为由处理器件(例如，处理器件1502)执行的独立软件应用(例如，EDA)。在一些实施例中，工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，工艺和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，工艺和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，工艺和/或方法的一部分或全部被实现为由系统1500使用的软件应用。在一些实施例中，使用工具(例如，可从CADENCEDESIGN SYSTEMS公司获得的VIRTUOSO，或其他合适的布局生成工具)生成包括标准和/或先前设计的单元的布局图。

在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质(例如，存储器件1504)中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储器件或存储单元，例如光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM、RAM)、存储卡等中的一个或多个。

如上所述，系统1500的实施例可以包括制造工具1508，用于实施存储在存储器件1504中的工艺和/或方法。例如，可以在设计中执行综合，其中通过将设计与从单元库1518中选择的单元相匹配，设计所需的行为和/或功能被转换为功能等效的逻辑门级电路描述。综合产生功能等效的逻辑门级电路描述，例如门级网表。基于门级网表，可以生成用于通过制造工具1508制造IC的光刻掩模。结合图16公开了器件制造的其他方面，图16是根据一些实施例的集成电路制造系统和与其相关联的制造流程的框图。在一些实施例中，基于布局图，使用制造系统1600制造以下项中的至少一者：(a)一个或多个半导体掩模；或(b)半导体IC层中的至少一个组件。

图16图示了根据一些实施例的示例集成电路制造系统和制造流程的框图。在图示的实施例中，IC制造系统1600包括实体，例如设计室1602、掩模室1604和IC制造商/制造者(“fab”)1606，它们在与制造IC 1608(例如本文公开的IC)相关的设计、开发和制造周期和/或服务中彼此交互。系统1600中的实体通过通信网络(未示出)可操作地连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。

每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1602、掩模室1604和IC fab 1606中的两个或更多个由单个公司拥有。在一些实施例中，设计室1602、掩模室1604和IC fab1606中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1602生成IC设计布局图1610。IC设计布局图1610包括各种几何图案，或为要制造的IC 1608设计的IC布局图。几何图案对应于构成要制造的IC 1608的各种组件的金属、氧化物或半导体层的图案。各种层结合以形成各种IC特征。例如，IC设计布局图1610的一部分包括各种IC特征，例如有源扩散区域、栅极电极、源极和漏极、金属线或局部过孔以及用于接合焊盘的开口，以形成在半导体衬底(例如硅晶圆)和被布置在半导体衬底上的各种材料层中。

设计室1602实施设计过程以形成IC设计布局图1610。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1610呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局图1610可以用GDS文件格式、GDSII文件格式或DFII文件格式来表达。

掩膜室1604包括掩膜数据准备1612和掩膜制造1614。掩膜室1604使用IC设计布局图1610来制造一个或多个掩膜1616，以用于根据IC设计布局图1610制造IC 1608的各个层。掩模室1604执行掩模数据准备1612，其中IC设计布局图1610被转换成代表性数据文件(“RDF”)。掩模数据准备1612向掩模制造1614提供RDF。掩模制造1614包括将RDF转换为衬底上的图像的掩模写入器(未示出)，例如半导体晶圆上的掩模(掩模版)1616。IC设计布局图1610由掩模数据准备1612操纵以符合掩模写入器的特定特性和/或IC fab 1606的要求。在图16中，掩模数据准备1612和掩模制造1614被图示为单独的元件。在一些实施例中，掩模数据准备1612和掩模制造1614可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1612包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1610。在一些实施例中，掩模数据准备1612包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等，或其组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。

在一些实施例中，掩模数据准备1612包括掩模规则检查器(MRC)(未示出)，MRC利用一组掩模创建规则来检查经历了OPC中的工艺的IC设计布局图1610，这些规则包含某些几何形状和/或连接限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1610以补偿掩模制造期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1612包括光刻工艺检查(LPC)(未示出)，LPC模拟将由IC fab 1606实施以制造IC 1608的处理。LPC基于IC设计布局图1610模拟该处理以创建模拟制造的器件，例如IC 1608。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数和/或制造工艺的其他方面。LPC考虑各种因素，例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在由LPC创建模拟制造的器件之后，并且如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1610。

应当理解，为了清楚起见，已经简化了掩模数据准备1612的以上描述。在一些实施例中，掩模数据准备1612包括附加特征，例如用于根据制造规则修改IC设计布局图1610的逻辑操作(LOP)。此外，在掩模数据准备1612期间应用于IC设计布局图1610的工艺可以以多种不同的顺序执行。

在掩模数据准备1612之后和掩模制造1614期间，基于IC设计布局图1610制造掩模1616或一组掩模1616。在一些实施例中，掩模制造1614包括基于IC设计布局图1610执行一个或多个光刻曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机制用于基于IC设计布局图1610形成(一个或多个)掩模1616(光掩模或掩模板)上的图案。(一个或多个)掩模1616可以用各种技术形成。例如，在一些实施例中，(一个或多个)掩模1616使用二元技术形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外(UV)束)被不透明区域阻挡并透射穿过透明区域。在一个示例中，(一个或多个)掩模1616的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。

在另一个示例中，(一个或多个)掩模1616是使用相移技术形成的。在(一个或多个)掩模1616的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。掩模制造1614产生的(一个或多个)掩模1616用于各种工艺。例如，(一个或多个)掩模1616在离子注入工艺中用于在半导体晶圆中形成各种掺杂区域、在蚀刻工艺中用于在半导体晶圆中形成各种蚀刻区域、和/或用于其他合适的工艺中。

IC fab 1606包括晶圆制造1618。IC fab 1606是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC fab1606是半导体代工厂。例如，可以有一个制造工厂用于多个IC产品的前端制造(FEOL制造)，而第二个制造工厂可以提供IC产品的互连和封装的后端制造(BEOL制造)，并且第三个制造工厂可以为代工业务提供其他服务。

IC fab 1606使用由掩模室1604制造的(一个或多个)掩模1616来制造IC 1608。因此，IC fab 1606至少间接地使用IC设计布局图1610来制造IC 1608。在一些实施例中，半导体晶圆1620由IC fab 1606使用(一个或多个)掩模1616制造以形成IC 1608。在一些实施例中，IC fab 1606包括至少间接地基于IC设计布局图1610执行一次或多次光刻曝光。半导体晶圆1620包括其上形成有材料层的硅衬底或其他合适的衬底。半导体晶圆1620还包括各种掺杂区域、介电特征、多级互连等中的一个或多个(在随后的制造步骤中形成)。

在一方面，3D集成电路结构包括第一管芯和被布置在第一管芯上方的第二管芯。第二管芯包括器件和被布置为与该器件相邻的垂直互连结构(VIS)单元。非敏感电路被布置在VIS单元中。

在另一方面，3D集成电路结构包括第一管芯层和被布置在第一管芯层上方的第二管芯层。第一管芯层包括第一器件和与第一器件相邻的第一垂直互连结构(VIS)单元。第一VIS被布置在第一VIS单元中，并且第一非敏感电路被布置在第一VIS单元中。第二管芯层包括第二器件和与第二器件相邻的第二VIS单元。第二VIS被布置在第二VIS单元中，并且第二非敏感电路被布置在第二VIS单元中。

在又一方面，制造管芯层的方法包括在管芯层中的VIS单元中形成垂直互连结构(VIS)。器件形成在与VIS单元相邻的管芯层中。在VIS单元中形成非敏感电路。形成连接到非敏感电路和器件的信号线以将非敏感电路电连接到器件。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种3D集成电路结构，包括：

第一管芯层；以及

第二管芯层，被布置在所述第一管芯层上方，所述第二管芯层包括：

器件；

垂直互连结构(VIS)单元，被布置为与所述器件相邻；以及

非敏感电路，被布置在所述VIS单元中。

示例2.如示例1所述的3D集成电路结构，其中所述VIS单元邻接所述器件。

示例3.如示例1所述的3D集成电路结构，其中所述器件包括以下项之一：存储器件、逻辑电路、输入/输出器件、传感器、RF电路、模拟电路、模数转换器、或计算器件。

示例4.如示例1所述的3D集成电路结构，其中所述非敏感电路包括以下项之一：电阻器、电感器、电容器、变压器、二极管或中继器。

示例5.如示例1所述的3D集成电路结构，还包括形成在所述VIS单元中的VIS，其中所述VIS被配置为传输功率信号。

示例6.如示例1所述的3D集成电路结构，其中：

所述VIS单元是第一VIS单元；

所述非敏感电路是第一非敏感电路；并且

所述第二管芯层还包括第二VIS单元以及形成在所述第二VIS单元中的第二非敏感电路。

示例7.如示例1所述的3D集成电路结构，其中：

所述VIS单元是第一VIS单元；并且

所述第一管芯层还包括第二VIS单元，所述第二VIS单元包括VIS。

示例8.如示例1所述的3D集成电路结构，其中：

所述器件是第一器件；

所述第一管芯层包括第二器件；并且

所述第二器件的器件类型与所述第一器件的器件类型不同，以产生异质3D集成电路结构。

示例9.一种3D集成电路结构，包括：

第一管芯层，包括：

第一器件；

与所述第一器件相邻的第一垂直互连结构(VIS)单元；

第一VIS，被布置在所述第一VIS单元中；以及

第一非敏感电路，被布置在所述第一VIS单元中；以及

第二管芯层，被布置在所述第一管芯层上方并且包括：

第二器件；

与所述第二器件相邻的第二VIS单元；

第二VIS，被布置在所述第二VIS单元中；以及

第二非敏感电路，被布置在所述第二VIS单元中。

示例10.如示例9所述的3D集成电路结构，其中：

所述第一VIS电连接到所述第二VIS；并且

所述第一VIS与所述第二VIS被配置为传输功率信号。

示例11.如示例10所述的3D集成电路结构，还包括中间导电层，其中所述第一VIS使用所述中间导电层中的接触件或信号线电连接到所述第二VIS。

示例12.如示例9所述的3D集成电路结构，其中：

所述第一VIS电连接到所述第二VIS；并且

所述第一VIS与所述第二VIS被配置为传输数据信号。

示例13.如示例12所述的3D集成电路结构，还包括中间导电层，其中所述第一VIS使用所述中间导电层中的接触件或信号线电连接到所述第二VIS。

示例14.如示例9所述的3D集成电路结构，其中：

所述第一管芯层还包括第三VIS；并且

所述3D集成电路结构还包括位于所述第一VIS和所述第三VIS之间的信号线，以将信号从所述第一器件路由到所述第一管芯层上的第三器件。

示例15.如示例9所述的3D集成电路结构，其中：

所述第一器件和所述第二器件各自包括以下项之一：存储器件、逻辑电路、输入/输出器件、传感器、RF电路、模拟电路、模数转换器、或计算器件；并且

所述第一非敏感电路和所述第二非敏感电路各自包括以下项之一：电阻器、电感器、电容器、变压器、二极管或中继器。

示例16.如示例9所述的3D集成电路结构，还包括被布置在所述第一VIS单元中的敏感电路，其中所述第一非敏感电路位于所述敏感电路和所述第一VIS之间。

示例17.如示例9所述的3D集成电路结构，其中所述第二器件和所述第一器件是相同类型的器件以产生同质3D集成电路结构。

示例18.如示例9所述的3D集成电路结构，其中：

所述第一管芯层还包括与所述第一VIS单元相邻的第三VIS单元；

所述第二管芯层还包括与所述第二VIS单元相邻的第四VIS单元；并且

所述第一VIS单元和所述第三VIS单元之间的间距不同于所述第二VIS单元和所述第四VIS单元之间的间距。

示例19.一种在3D集成电路结构中制造管芯层的方法，所述方法包括：

在管芯层中的VIS单元中形成垂直互连结构(VIS)；

在所述管芯层中或在所述管芯层上形成器件；

在所述VIS单元中形成非敏感电路；以及

形成信号线以连接到所述器件和所述非敏感电路，所述信号线将所述器件电连接到所述非敏感电路。

示例20.如示例19所述的方法，还包括在所述VIS单元中形成所述非敏感电路之前在所述VIS单元中形成VIS。