半导体装置

技术领域

本发明实施例涉及纳米片多通道装置，尤其涉及具有额外间隔层与硬掩模层的纳米片多通道装置。

背景技术

由于持续改善多种电子构件的集成密度，半导体产业已持续经历快速成长。机体密度的主要改善来自于重复缩小最小结构尺寸，已将更多构件整合制定的芯片面积中。随着最小结构尺寸缩小，控制栅极高度与减少装置电容的方法面临挑战。因此需解决上述问题。

发明内容

本发明一些实施例提供半导体装置。半导体装置包括纳米片堆叠，其包括两个或更多通道层；以及硬掩模层，位于上述两个或更多通道层上，其中硬掩模层的第一表面面向上述两个或更多通道层，且硬掩模层的第二表面与第一表面对向；栅极介电层，形成于上述两个或更多通道层周围以及硬掩模层的第一表面上；以及侧壁间隔物，接触硬掩模层的第二表面。

本发明一些实施例提供半导体装置。半导体装置包括第一源极/漏极结构；以及两个或更多第一通道层，接触第一源极/漏极结构，其中两个或更多通道层的每一者包括：第一表面；第二表面，与第一表面对向；以及末端表面，连接第一表面与第二表面，其中第一表面与第二表面在与末端表面相邻的位置暴露至气隙。

本发明一些实施例提供半导体装置的形成方法。方法包括：形成鳍状结构，其包括两个或更多通道层、硬掩模层位于两个或更多通道层上、以及间隔层形成于相邻的通道层与硬掩模层之间；形成牺牲栅极结构于鳍状结构上，并形成侧壁间隔物于牺牲栅极结构上；蚀刻鳍状结构使其凹陷；移除间隔层的一部分以形成内侧间隔物于通道层与硬掩模层之间；形成源极/漏极结构；移除牺牲栅极结构；以及形成置换栅极结构，包括：沉积栅极介电层于两个或更多通道层与硬掩模层上；以及沉积栅极层于栅极介电层上。

附图说明

图1A及图1B为本发明实施例中，制造半导体装置的方法的流程图。

图2至图6、图7A至图7E、图8A至图8E、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C、图13A至图13C、图14A至图14D、图15A至图15D、图16A至图16C与图17A至图17C为本发明实施例中，制造半导体装置的多种阶段的附图。

附图标记如下：

A-A,B-B,C-C,D-D,E-E:剖线

T1,T2:厚度

1:半导体装置

10:基板

11:p型井

12:n型井

13:第一间隔层

14:第二间隔层

15:第一通道层

15b,16b,22b:下表面

15n:末端表面

15s,16s:侧表面

15t,16t,22t,74t:上表面

16:第二通道层

17,18:纳米片堆叠

20:顶部间隔层

22:硬掩模层

22g:间隙

24n,24p:鳍状结构

26:隔离层

28:覆层

28v:空间

30:混合鳍状物

32:介电衬垫层

34:介电填充层

36:高介电常数的介电结构

38:牺牲栅极结构

40:牺牲栅极层

42:垫层

44:掩模层

46:侧壁间隔物层

46f:鳍状物侧壁间隔物

46g:栅极侧壁间隔物

48:源极/漏极凹陷

50:牺牲衬垫层

52:光刻胶层

54,55:内侧间隔物

56,60:外延源极/漏极结构

56a,60a:过渡外延层

56b,60b:外延源极/漏极层

58,62:背侧接点对准结构

64:栅极空洞

66:接点蚀刻停止层

68:层间介电层

70:置换栅极结构

72:栅极介电层

74:栅极层

76:边界沟槽

78:气体内侧间隔物

79:单元边界结构

82:金属栅极衬垫层

83:硅化物层

84:自对准接点层

85:阻挡层

86:源极/漏极金属接点

88:隔离结构

90:金属接点蚀刻停止层

92:第二层间介电层

94:导电结构

96:栅极接点

100:方法

102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140:步骤

具体实施方式

下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。

下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。

此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动64°或其他角度，因此方向性用语仅用以说明图示中的方向。

下述内容概述本发明的一些实施例。虽然此处所述的一些实施例的内容为纳米片通道场效晶体管，本发明一些实施方式可用于其他工艺及/或其他装置，比如平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管或其他合适装置。本技术领域中技术人员应理解其他调整亦属本发明实施例的范畴。此外，虽然以特定顺序说明方法的实施例，但可由任何逻辑性的顺序进行多种其他方法的实施例，且其他方法的实施例包含的步骤数目可比此处所述的步骤数目更多或更少。在本发明实施例中，源极/漏极指的是源极及/或漏极。用语源极与漏极可交换使用。

图1A及图1B为本发明实施例中，制造半导体装置的方法100的流程图。图2至图6、图7A至图7E、图8A至图8E、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C、图13A至图13C、图14A至图14D、图15A至图15D、图16A至图16C与图17A至图17C为本发明实施例中，制造半导体装置的多种阶段的附图。在方法100的步骤及/或工艺之前、之中与之后可提供额外步骤，且方法的额外实施例可取代或省略一些下述步骤。可调换步骤及/或工艺的顺序。

方法100一开始进行步骤102。步骤102形成两个或更多第一通道层15与第二通道层16，以及两个或更多第一间隔层13与第二间隔层14于基板10上(之后将形成半导体装置1处)。图2为步骤102时的半导体装置1的透视图。

在图2中，提供基板10以形成半导体装置于其上。基板10可包含单晶的半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑或磷化铟。基板10可包含多种掺杂设置，端视电路设计而定。举例来说，不同的掺杂轮廓如n型井与p型井可形成于基板10的区域中，其设计为用于不同型态的装置如n型场效晶体管与p型场效晶体管。在一些实施例中，基板10可为绝缘层上硅基板，其包括绝缘结构(未图示)以增进效能。

在图2所示的实施例中，基板10包括p型掺杂区或p型井11，以及n型掺杂区或n型井12。一或多个n型装置如n型场效晶体管，可形成于p型井11之上及/或之中。一或多个p型装置如p型场效晶体管，可形成于n型井12之上及/或之中。图2所示的n型井12与p型井11彼此相邻，但不限于此。在其他实施例中，p型井11与n型井12可隔有一或多个隔离体如浅沟槽隔离。图2中的p型井11与n型井12的形成方法可采用双井工艺，其中p型井11与n型井12形成于基板10中。其他工艺如在n型基板中进行p型井工艺或在p型井基板中进行n型井工艺，亦包含于本发明实施例中。换言之，p型井11与n型井12的一者在局部掺杂区中，而另一者在掺杂基板中。p型井与n型井12均可能具有本质掺杂，比如非刻意掺杂。

纳米片堆叠17形成于p型井11上。纳米片堆叠17的组成包括不同材料，以利形成多栅极n型装置如纳米片通道的n型场效晶体管中的纳米片通道。在一些实施例中，纳米片堆叠17包括第一间隔层13夹设于第一通道层15之间。第一间隔层13与第一通道层15具有不同组成。

在一些实施例中，第一间隔层13与第一通道层15为具有不同氧化速率及/或不同蚀刻选择性的两种半导体层。举例来说，第一通道层15可包含硅。在一些实施例中，第一通道层15可包含n型掺质如磷、砷或类似物。在一些实施例中，第一间隔层13可包含硅锗。第一间隔层13可为硅锗层，其锗莫耳比例大于25％。举例来说，第一间隔层13可为硅锗层，其锗莫耳比例可介于25％至50％之间。

在其他实施例中，第一通道层15的组成可为适用于n型场效晶体管的通道的其他材料如二维材料，比如石墨烯、过渡金属二硫属化物(MX

先沉积第一间隔层13于p型井11上。第一通道层15与第一间隔层13彼此交错，且第一通道层15为纳米片堆叠17的最顶层。图2的例子显示交错配置的三个第一间隔层13与三个第一通道层15。纳米片堆叠17中可包含更多或更少的第一间隔层13与第一通道层15，端视形成的半导体装置中所需的通道数目而定。在一些实施例中，第一间隔层13与第一通道层15的数目介于1至10之间。

纳米片堆叠18形成于n型井12上。纳米片堆叠18包括交错的不同材料层，以利形成多栅极p型装置(如纳米片通道p型场效晶体管)中的纳米片通道。在一些实施例中，纳米片堆叠18包括第二间隔层14夹设于第二通道层16之间。第二间隔层14与第二通道层16具有不同组成。

在一些实施例中，第二间隔层14与第二通道层16为氧化速率及/或蚀刻选择性不同的两种半导体层。在后续制作阶段中，第二通道层16的部分形成多栅极装置中通道的纳米片。在一些实施例中，第二间隔层14可包含硅锗。第二间隔层14可为硅锗层，其锗莫耳比例超过25％。举例来说，第二间隔层14可为硅锗层，其锗莫耳比例介于25％至50％之间。在一些实施例中，第二间隔层14与第一间隔层13具有实质上相同的组成。第二通道层16可包含硅、锗、半导体化合物(如碳化硅、砷化锗、磷化镓、磷化铟、砷化铟及/或锑化铟)，半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)或上述的组合。在一些实施例中，第二通道层16可为锗层。第二通道层16可包含p型掺质如硼。

在其他实施例中，第二纳米片堆叠18中的第二通道层16的组成可为适用于p型场效晶体管的通道的其他材料如二维材料，比如石墨烯、过渡金属二硫属化物(MX

先沉积第二间隔层14于n型井12上。形成彼此交错的第二通道层16与第二间隔层14，且第二通道层16为纳米片堆叠18的最顶层。三个第二间隔层14与三个第二通道层16交错配置，如图2所示的例子。纳米片堆叠18中可包含更多或更少的第二间隔层14与第二通道层16，端视形成的半导体装置中所需的通道数目而定。在一些实施例中，第二间隔层14与第二通道层16的数目介于1至10之间。

第一间隔层13、第二间隔层14、第一通道层15与第二通道层16的形成方法可为分子束外延工艺、有机金属化学气相沉积工艺及/或其他合适的外延成长工艺。

在一些实施例中，每一第一通道层15与第二通道层16的厚度介于约5nm至约30nm之间。在其他实施例中，每一第一通道层15与第二通道层16的厚度介于约10nm至约20nm之间。在一些实施例中，每一第一通道层15与第二通道层16的厚度介于约6nm至约12nm之间。在一些实施例中，当第一通道层15与第二通道层16的组成为二维材料时，每一第一通道层15与第二通道层16的厚度介于约

最后将移除第一间隔层13与第二间隔层14，以定义后续形成的多栅极装置所用的相邻通道区之间的垂直距离。在一些实施例中，第一间隔层13与第二间隔层14的厚度大于或等于第一通道层15与第二通道层16的厚度。在一些实施例中，第一间隔层13与第二间隔层14的每一者的厚度介于约5nm至约50 nm之间。在其他实施例中，第一间隔层13与第二间隔层14的每一者的厚度介于约7 nm至约30 nm之间。

可分开形成纳米片堆叠17及18。举例来说，先形成纳米片堆叠17于整个基板上，比如形成于n型井12与p型井11上，接着形成凹陷于n型井12上的区域中的半导体堆叠中以露出n型井，再以掩模层覆盖纳米片堆叠17并形成纳米片堆叠18于n型井12上的凹陷中。

步骤104可分别形成顶部间隔层20于第一通道层15与第二通道层16上的纳米片堆叠17及18上，而硬掩模层22可形成于顶部间隔层20上，如图2所示。

顶部间隔层20可在相同的沉积工艺或两个分开的沉积工艺中，形成于纳米片堆叠17及18上。顶部间隔层20的组成，可在内侧间隔物形成方法与置换栅极形成方法所用的后续工艺时，自第一通道层15与第二通道层16选择性移除顶部间隔层20。

在一些实施例中，顶部间隔层20的组成与第一间隔层13及第二间隔层14的材料相同。举例来说，顶部间隔层20可包含硅锗，比如锗莫耳比例介于25％至50％之间的硅锗。在其他实施例中，当第一通道层15与第二通道层16包括二维材料时，顶部间隔层20可包含金属(如铜或镍)或金属氧化物(如氧化铝、氧化铪或类似物)。

硬掩模层22沉积于顶部间隔层20上。硬掩模层22可为任何合适材料，其可在形成内侧间隔物与置换栅极时选择性移除第一间隔层13、第二间隔层14与顶部间隔层20，并可在回蚀刻栅极时做为蚀刻停止层。在一些实施例中，硬掩模层22包含氧化硅、氮化硅、氮氧化硅或上述的组合。

顶间隔层20的厚度T1的范围，可在置换栅极形成步骤中使栅极介电层与栅极层得以形成于最顶部的第一通道层15与第二通道层16上。在一些实施例中，厚度T1实质上与第一间隔层13及第二间隔层14的厚度相同。在一些实施例中，厚度T1介于约7nm至约9nm之间。厚度小于7nm可能不足以形成所需品质的栅极介电层与栅极。厚度大于9nm可能增加装置尺寸而无额外的效能优点。

硬掩模层22的厚度T2介于约5nm至约7nm之间。在一些实施例中，硬掩模层22用于在栅极回蚀刻工艺时控制栅极高度。在一些实施例中，厚度T2介于约5nm至约7nm之间。厚度小于5nm可能不足以作为蚀刻停止层。厚度超过7nm可能增加装置尺寸而无额外效能优点。

步骤106自纳米片堆叠17及18、顶部间隔层20与硬掩模层22形成鳍状结构24n及24p，如图3所示。鳍状结构24n的形成方法可由一或多道蚀刻工艺，图案化与蚀刻硬掩模层22、顶部间隔层20与纳米片堆叠17及18。在图3中，沿着X方向形成鳍状结构24n及24p。

步骤108形成隔离层26于鳍状结构24n及24p之间的沟槽中，并形成覆层28以覆盖鳍状结构24n及24p的一部分，如图3所示。形成隔离层26于基板10上以覆盖鳍状结构24n及24p的部分，并露出纳米片堆叠17及18。隔离层26的形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积或其他合适的沉积工艺。在一些实施例中，隔离层26可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层或上述的组合。在一些实施例中，可采用合适的沉积工艺形成隔离层26以覆盖鳍状结构24n及24p而填入鳍状结构24n及24p之间的沟槽，接着采用合适的非等向蚀刻工艺使隔离层26凹陷以露出鳍状结构24n及24p的纳米片堆叠17及18。

接着形成覆层28于鳍状结构24n及24p的侧壁上。覆层28的形成方法可为在鳍状结构24n及24p的露出部分上进行外延工艺，如图3所示。在一些实施例中，可先形成半导体衬垫层(未图示)于鳍状结构24n及24p上，接着以外延工艺形成覆层28于半导体衬垫层上。在一些实施例中，覆层28包括半导体材料如硅锗。在一些实施例中，覆层28的组成可与第一间隔层13、第二间隔层14与顶部间隔层20的组成类似，因此可自第一通道层15与第二通道层16选择性移除覆层28。在其他实施例中，可省略半导体衬垫层，并自第一间隔层13、第二间隔层14、顶部间隔层20、第一通道层15与第二通道层16的露出表面外延成长覆层28。

步骤110在形成覆层28之后，形成混合鳍状物30于相邻的鳍状结构24n及24p之间的沟槽中，并形成高介电常数的介电结构36于混合鳍状物30上，如图4所示。混合鳍状物30亦可视作虚置鳍状物或介电鳍状物，其包括高介电常数的介电材料层、低介电常数的介电材料层或含高介电常数的上侧部分与低介电常数的下侧部分的双层介电材料。在一些实施例中，混合鳍状物30包括高介电常数的金属氧化物(如氧化铪、氧化锆、氧化铪铝、氧化铪硅、氧化铝或类似物)，或低介电常数材料(如碳氮氧化硅、碳氮化硅、碳氧化硅或其他介电材料)。在图4的例子中，混合鳍状物30为双层结构，其具有介电衬垫层32与介电填充层34。在一些实施例中，介电衬垫层32可包含低介电常数的材料如碳氮氧化硅、碳氮化硅、碳氧化硅或其他介电材料，以在置换栅极工艺时提供抗蚀刻性。介电填充层34可为介电材料如氧化硅。在形成介电填充层34之后，可进行平坦化工艺以露出覆层28。

接着以合适工艺如干蚀刻、湿蚀刻或上述的组合蚀刻混合鳍状物30使其凹陷。蚀刻工艺可为选择性蚀刻工艺，其不移除覆层28的半导体材料。可控制凹陷工艺，使介电衬垫层32与介电填充层34具有实质上相同的高度，比如最顶部的第一通道层15与最顶部的第二通道层16的上表面。凹陷蚀刻可形成凹陷于混合鳍状物30上。

高介电常数的介电结构36形成于混合鳍状物30上的凹陷中，如图4所示。在一些实施例中，高介电常数的介电结构36的形成方法可为毯覆性的沉积与之后的平坦化工艺。高介电常数的介电结构36可包含介电常数大于7的介电材料，比如氧化铪、氧化锆、氧化铪铝、氧化铪硅或氧化铝。可采用任何合适的沉积工艺如化学气相沉积、等离子体辅助化学气相沉积、可流动的化学气相沉积或原子层沉积工艺以沉积高介电常数的介电材料。在形成高介电常数的介电结构36之后，可使覆层28凹陷以与顶部间隔层20齐平。高介电常数的介电结构36凸起高于鳍状结构24n及24p与混合鳍状物30，且可分隔形成于鳍状结构24n及24p上的栅极结构。

步骤112形成牺牲栅极结构38，如图5所示。牺牲栅极结构38形成于鳍状结构24n及24p与混合鳍状物30上。牺牲栅极结构38形成于鳍状结构24n及24p的一部分(其将形成通道区)上。牺牲栅极结构38可包含牺牲栅极层40、垫层42与掩模层44。

牺牲栅极层40可形成于鳍状结构24n及24p与高介电常数的介电结构36上。在一些实施例中，在形成牺牲栅极层40之前，可顺应性地形成牺牲栅极介电层(未图示)于鳍状结构24n及24p与高介电常数的介电结构36上。牺牲栅极层40可包含硅如多晶硅或非晶硅。牺牲栅极层40的厚度可介于约70nm至约200nm之间。在一些实施例中，可对牺牲栅极层40进行平坦化步骤。牺牲栅极层40的沉积方法可采用化学气相沉积如低压化学气相沉积或等离子体辅助化学气相沉积、物理气相沉积、原子层沉积或其他合适工艺。之后可形成垫层42与掩模层44于牺牲栅极层40上。垫层42可包含氮化硅。掩模层44可包含氧化硅。接着可在掩模层44、垫层42与牺牲栅极层40上进行平坦化工艺，以形成牺牲栅极结构38。

步骤114自露出的鳍状结构24n及24p的侧壁移除覆层28的露出部分，如图6所示。在移除覆层28之后，形成鳍状物侧壁间隔物所用的空间28v于鳍状结构24n及24p的侧壁上。移除覆层28的部分的方法可为任何合适的蚀刻方法。

图6中的剖线A-A、B-B、C-C及E-E与图7B中的剖线D-D指的是下述图7A至图7E到图17A至图17C中的多种附图所用的切线。具体而言，图7A至图17A为沿着图6中的剖线A-A的剖视图，图7B至图17B为沿着图6中的剖线B-B的剖视图，图7C至图17C为沿着图6中的剖线C-C的剖视图，图7D至图9D、图11D、图14D及图15D为沿着图7B中的剖线D-D的剖视图，而图7E及图8E为沿着图6中的剖线E-E的剖视图。

步骤116形成侧壁间隔物层46于鳍状结构24n及24p与牺牲栅极结构38的露出表面上，如图7A至图7E所示。在形成牺牲栅极结构与移除与露出的鳍状结构24n及24p相邻的覆层28之后，可毯覆性沉积绝缘材料以形成侧壁间隔物层46。在一些实施例中，侧壁间隔物层46的绝缘材料为氮化硅为主的材料，比如氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅或上述的组合。

如图7A所示，将侧壁间隔物层46填入空间28v。牺牲栅极结构38的侧壁上的侧壁间隔物层46的部分可视作栅极侧壁间隔物46g，而填入空间28v的侧壁间隔物层46的部分可视作鳍状物侧壁间隔物46f。沉积于水平表面上的侧壁间隔物层46之后将移除。在一些实施例中，形成侧壁间隔物层46之后，进行非等向蚀刻以自水平表面移除绝缘材料。在其他实施例中，在后续源极/漏极区的回蚀刻时可移除水平表面上的侧壁间隔物层46的部分。

步骤118蚀刻鳍状结构24n使其凹陷，以形成源极/漏极凹陷48于p型井11上(其上将形成n型装置)，如图8A至图8E所示。可形成并图案化牺牲衬垫层50与光刻胶层52，以露出p型井11上的区域以进行工艺。牺牲衬垫层50可为介电层，用于保护不进行工艺的区域。在一些实施例中，牺牲衬垫层50包括氮化硅。

蚀刻牺牲栅极结构38的两侧上的鳍状结构24n，以形成源极/漏极凹陷48于牺牲栅极结构38的两侧上的鳍状物侧壁间隔物46f之间，如图8A及图8C所示。

采用蚀刻步骤，在牺牲栅极结构38的两侧上向下蚀刻鳍状结构24n中的硬掩模层22、顶部间隔层20、第一间隔层13与第一通道层15。在一些实施例中，移除鳍状结构24n的纳米片堆叠17中的所有层状物以及鳍状结构24n下的p型井11的部分，以形成源极/漏极凹陷48。在一些实施例中，可采用合适的干蚀刻及/或湿蚀刻，以分开或一起移除层状物。

步骤120形成内侧间隔物54，如图9A至图9D所示。在形成内侧间隔物54之前，可移除光刻胶层52以露出图案化的牺牲衬垫层50而保护n型井12上的区域。先沿着X方向水平蚀刻源极/漏极凹陷48露出的顶部间隔层20与第一间隔层13的部分，以形成空洞。在一些实施例中，选择性蚀刻第一间隔层13与顶部间隔层20的方法可采用湿蚀刻剂，比如但不限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚或氢氧化钾溶液。在一些实施例中，第一间隔层13与顶部间隔层20沿着X方向的蚀刻厚度介于约2nm至约10nm之间。

在蚀刻第一间隔层13与顶部间隔层20以形成间隔物空洞之后，可顺应性沉积绝缘层，且之后部分移除绝缘层而形成内侧间隔物54于间隔物空洞中。绝缘层的形成方法可为原子层沉积或任何其他合适方法。后续蚀刻工艺可移除大部分的绝缘层，除了在空洞中的绝缘层，其可形成内侧间隔物54。在一些实施例中，第一通道层15可自内侧间隔物54延伸。在一些实施例中，内侧间隔物54可包含氮化硅与氧化硅的一者、碳氮氧化硅或上述的组合。内侧间隔物54沿着X方向的厚度为约4nm至约7nm。在一些实施例中，之后可移除内侧间隔物54以形成内侧间隔气隙。在其他实施例中，可保留内侧间隔物54于半导体装置1中。

由于顶部间隔层20形成于最顶部的第一通道层15上，每一第一通道层15的末端部分夹设于两个内侧间隔物54之间，如图9C及图9D所示。具体而言，每一第一通道层15具有上表面15t与下表面15b。在形成内侧间隔物54之前，最顶部的第一通道层15的上表面15t接触顶部间隔层20，最顶部的第一通道层15的下表面15b接触第一间隔层13，而所有其他的第一通道层15的上表面15t与下表面15b均接触第一间隔层13。

在形成内侧间隔物54之后，栅极侧壁间隔物46g之下的每一第一通道层15的部分或末端部分，接触上表面15t与下表面15b上的对应内侧间隔物54。如图9D所示，间隔物围绕栅极侧壁间隔物46g之下的每一第一通道层15的部分或末端部分的所有侧。具体而言，上表面15t与下表面15b接触内侧间隔物54。连接上表面15t与下表面15b的侧表面15s可接触鳍状物侧壁间隔物46f。

硬掩模层22的末端部分或栅极侧壁间隔物46g之下的硬掩模层22(形成于最顶部的第一通道层15及/或第二通道层16上)，可接触上表面22t上的栅极侧壁间隔物46g，并在下表面22b接触最顶部的内侧间隔物54。连接上表面22t与下表面22b的侧表面接触鳍状物侧壁间隔物46f。硬掩模层22的下表面22b与最顶部的第一通道层15及/或第二通道层16之间的内侧间隔物54，可提供额外绝缘于源极/漏极结构与之后形成的金属栅极结构之间，以改善产品效能。

在步骤122中，形成外延源极/漏极结构56于源极/漏极凹陷48中，如图10A至图10C所示。在一些实施例中，可视情况选择性地形成背侧接点对准结构58于外延源极/漏极结构56之下，其中外延源极/漏极结构56连接至背侧电源轨。

背侧接点对准结构58的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。背侧接点对准结构58可为未掺杂的半导体材料。在一些实施例中，背侧接点对准结构58可包含硅锗如单晶硅锗材料。在一些实施例中，背侧接点对准结构58的组成为硅锗，其锗组成％介于约50％至95％之间。在其他实施例中，背侧接点对准结构58可包含其他材料如硅、锗、半导体化合物(碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、半导体合金(如磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)或上述的组合。

外延源极/漏极结构56可包含过渡外延层56a与外延源极/漏极层56b。过渡外延层56a的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。过渡外延层56a可使背侧接点对准结构58(若存在)或p型井11的晶格常数逐渐改变至外延源极/漏极层56b的晶格常数。在一些实施例中，过渡外延层56a可为半导体材料，其晶格结构可与设置为n型装置所用的源极/漏极结构的半导体材料类似。在一些实施例中，过渡外延层56a可为半导体材料，其n型掺质的掺质浓度低于源极/漏极结构所用的掺质浓度。过渡外延层56a可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅。过渡外延层56a亦可包含n型掺质如磷、砷或类似物。在一些实施例中，过渡外延层56a可为硅层，其包含磷掺质。

外延源极/漏极层56b形成于过渡外延层56a上的源极/漏极凹陷48中。可自外延源极/漏极外延层56a的露出表面，与暴露至源极/漏极凹陷48的第一通道层15的末端表面15n，成长外延源极/漏极层56b。外延源极/漏极层56b可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅。外延源极/漏极层56b亦可包含n型掺质如磷、砷或类似物。在一些实施例中，外延源极/漏极层56b可为硅层，其包含磷掺质。外延源极/漏极层56b中的掺质浓度高于过渡外延层56a中的掺质浓度。

可重复步骤118、120及122以形成内侧间隔物55、背侧接点对准结构62与外延源极/漏极结构60于p型装置所用的n型井12上，如图11A至图11D所示。

内侧间隔物55可与上述的内侧间隔物54类似。背侧接点对准结构62可与上述的背侧接点对准结构58类似。如图11C及图11D所示，由于顶部间隔层20形成于最顶部的第二通道层16上，每一第二通道层16的末端部分可夹设于两个内侧间隔物之间。具体而言，每一第二通道层16具有上表面16t与下表面16b。在形成内侧间隔物55之前，最顶部的第二通道层16的上表面16t接触顶部间隔层20，而最顶部的第二通道层16的下表面16b接触第二间隔层14。所有其他的第二通道层16接触上表面16t与下表面16b上的第二间隔层14。

在形成内侧间隔物54之后，栅极侧壁间隔物46g之下的每一第二通道层16的末端部分，可接触上表面16t与下表面16b上的对应内侧间隔物55。如图11D所示，间隔物可为绕栅极侧壁间隔物46g之下的每一第二通道层16的末端部分的所有侧。具体而言，上表面16t与下表面16b接触内侧间隔物55。连接上表面16t与下表面16b的侧表面16s可接触鳍状物侧壁间隔物46f。

栅极侧壁间隔物46g之下的硬掩模层22的末端部分(其形成于最顶部的第一通道层15及/或第二通道层16之上)，接触上表面22t上的栅极侧壁间隔物46g，并在下表面22b接触最顶部的内侧间隔物55。连接上表面22t与下表面22b的侧表面可接触鳍状物侧壁间隔物46f。

外延源极/漏极结构60可包含过渡外延层60a与外延源极/漏极层60b。过渡外延层60a的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。过渡外延层60a可使背侧接点对准结构62(若存在)或n型井12的晶格常数逐渐改变至外延源极/漏极层60b的晶格常数。在一些实施例中，过渡外延层60a可为半导体材料，其p型掺质的掺质浓度低于源极/漏极结构所用的掺质浓度。在一些实施例中，过渡外延层60a可包含一或多层的硅、硅锗或锗，其具有p型掺质如硼以用于p型装置如p型场效晶体管。在一些实施例中，过渡外延层60a可为硼化硅锗材料，其中硼为掺质。外延源极/漏极层60b形成于过渡外延层60a上。外延源极/漏极层60b可包含一或多层的硅、硅锗或锗，其具有p型掺质如硼以用于p型装置如p型场效晶体管。在一些实施例中，外延源极/漏极层60b可为硼化硅锗材料，其中硼为掺质。

值得注意的是，形成n型装置与p型装置所用的内侧间隔物与源极/漏极结构的工艺顺序可调换。

步骤124形成接点蚀刻停止层66于露出的表面上，如图12A至图12C所示。接点蚀刻停止层66形成于外延源极/漏极层56b及60b、栅极侧壁间隔物46g与高介电常数的介电结构36上。在一些实施例中，接点蚀刻停止层66的厚度介于约4nm至约7nm之间。接点蚀刻停止层66可包含氮化硅、氮氧化硅、碳氮化硅或任何其他合适材料，且其形成方法可为化学气相沉积、物理气相沉积或原子层沉积。

步骤126形成层间介电层68于接点蚀刻停止层66上，如图12A至图12C所示。层间介电层68的材料可包括含硅、氧、碳及/或氢的化合物，比如氧化硅、碳氢氧化硅或碳氧化硅。有机材料如聚合物可用于层间介电层68。层间介电层68在移除牺牲栅极结构38时，可保护外延源极/漏极层56b及60b。可进行平坦化工艺如化学机械研磨，以露出牺牲栅极层40而用于后续的置换栅极工艺程序。

步骤128形成置换栅极结构70，如图12A至图12C与图13A至图13C所示。先由合适蚀刻工艺移除牺牲栅极层40与牺牲栅极介电层(若存在)，以露出鳍状结构24n及24p与鳍状结构24n及24p的两侧上的覆层28。移除牺牲栅极层40的方法可采用等离子体干蚀刻及/或湿蚀刻。当牺牲栅极层40为多晶硅时，可采用湿蚀刻剂如氢氧化四甲基铵溶液以选择性移除牺牲栅极层40，而不移除栅极侧壁间隔物46g、层间介电层68、接点蚀刻停止层66、高介电常数的介电结构36与硬掩模层22的介电材料。

在移除牺牲栅极层40之后，接着可进行合适的蚀刻工艺以选择性移除覆层28。覆层28的移除方法可采用等离子体干蚀刻及/或湿蚀刻。在移除覆层28之后可露出并接着移除第一间隔层13与第二间隔层14，以形成栅极空洞64。一些实施例在移除覆层28所用的相同蚀刻工艺时，可移除第一间隔层13与第二间隔层14。在其他实施例中，选择性移除第一间隔层13与第二间隔层14的方法可采用湿蚀刻剂，比如但不限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚或氢氧化钾溶液。

栅极空洞64定义于鳍状物侧壁间隔物46f与混合鳍状物30的表面之间，并定义于内侧间隔物54及55与栅极侧壁间隔物46g的侧壁之间，如图12B及图13C所示。每一栅极空洞64围绕硬掩模层22，而两个或更多第一通道层15或第二通道层16垂直堆叠于硬掩模层22的纳米片之下。在一些实施例中，可移除高介电常数的介电结构36(如图12B所示)，以扩展硬掩模层22的纳米片之上的体积与栅极空洞64中的硬掩模层22的纳米片之下的体积之间的间隙22g。

置换栅极结构70包括栅极介电层72与栅极层74。栅极介电层72形成于栅极空洞64中的露出表面上。栅极介电层72形成于硬掩模层22的纳米片、第一通道层15、第二通道层16、内侧间隔物54及55、鳍状物侧壁间隔物46f、栅极侧壁间隔物46g与混合鳍状物30的露出表面上。

在一些实施例中，n型装置与p型装置所用的栅极介电层72可具有不同组成与不同尺寸，且由分开的步骤形成。对p型装置而言，栅极介电层72可包含一或多层的介电材料如氧化硅、氮化硅、高介电常数的介电材料、其他合适的介电材料及/或上述的组合。高介电常数的介电材料的例子包含氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料及/或上述的组合。对n型装置而言，栅极介电层72可包含一或多层的介电材料，比如氧化硅、氮化硅、高介电常数的介电材料、其他合适的介电材料及/或上述的组合。高介电常数的介电材料的例子包含氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料及/或上述的组合。

栅极介电层72的形成方法可为化学气相沉积、原子层沉积或任何合适方法。在一实施例中，栅极介电层72的形成方法可采用高顺应性的沉积工艺如原子层沉积，以确保每一第一通道层15及第二通道层16周围的栅极介电层72具有一致厚度。在一些实施例中，栅极介电层72的厚度介于约1nm至约6nm之间。在一些实施例中，界面层(未图示)形成于第一通道层15与第二通道层16以及栅极介电层72之间。

栅极层74形成于栅极介电层72上以填入栅极空洞64，如图13A至图13C所示。栅极层74可包含一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。在一些实施例中，栅极层74的形成方法可为化学气相沉积、原子层沉积、电镀或其他合适方法。

在形成栅极层74之后，可进行平坦化工艺如化学机械研磨工艺，以移除多余的栅极材料并露出层间介电层68的上表面。如图13B及图13C所示，形成置换栅极结构70于第一通道层15、第二通道层16与硬掩模层22的纳米片周围。

步骤130沿着实质上垂直于置换栅极结构70或平行于鳍状结构24n及24p的方向，形成边界沟槽76，如图14A至图14D所示。在一些实施例中，两个边界沟槽76形成于两个相邻鳍状结构(如鳍状结构24n及24p)的两侧上。每一边界沟槽76可切割一或多个置换栅极结构70并与其交错。每一鳍状结构24n及24p的一部分与对应的边界沟槽76重叠，且在形成边界沟槽76时移除重叠的上述鳍状结构的一部分。边界沟槽76之间的鳍状结构24n及24p可形成叉状纳米片结构，如图14B所示。虽然图14B中的叉状纳米片结构包括n型装置所用的鳍状结构24n与p型装置所用的鳍状结构24p，叉状纳米片结构包含的两个鳍状结构可用于相同型态的装置。

在一些实施例中，形成边界沟槽76以穿过置换栅极结构70或所有的第一通道层15及第二通道层16，并穿入p型井11及/或n型井12。为了形成边界沟槽76，可进行一或多道蚀刻工艺以蚀刻穿过层间介电层68、接点蚀刻停止层66、栅极侧壁间隔物46g、栅极层74、栅极介电层72、内侧间隔物54及55、硬掩模层22的纳米片、第一通道层15及第二通道层16与外延源极/漏极结构56及60。

步骤132移除内侧间隔物54及55以形成气体内侧间隔物78，如图14C及14D所示。如图14D所示，内侧间隔物54及55暴露至边界沟槽76，因为鳍状结构24n及24p的一部分与对应的边界沟槽76重叠。气体内侧间隔物78的形成方法可为经由边界沟槽76选择性蚀刻内侧间隔物54及55。在一些实施例中，内侧间隔物54及55的移除方法可为合适的蚀刻工艺。

如图14C及图14D所示，栅极侧壁间隔物46g之下的每一第一通道层15及第二通道层16的部分或末端部分，可接触上表面15t与下表面15b上的气体内侧间隔物78。栅极侧壁间隔物46g之下的硬掩模层22的纳米片的部分或末端部分，可接触上表面22t上的栅极侧壁间隔物46g并在下表面22b接触气体内侧间隔物78。将内侧间隔物54及55取代成气体内侧间隔物78，可进一步改善外延源极/漏极结构56及60与之后形成的金属栅极结构之间的隔离。值得注意的是，可省略步骤132，而半导体装置具有内侧间隔物54及55而非气体内侧间隔物78，其亦属本发明实施例的范畴。

步骤134将介电材料填入边界沟槽76，以形成单元边界结构79，如图15A至图15D所示。单元边界结构79的组成可为一或多个介电层。在一些实施例中，单元边界结构79的组成可为氮化硅、氧化硅或上述的组合。

步骤136进行金属栅极回蚀刻工艺以形成自对准接点层84，如图15A至图15D所示。进行一或多道蚀刻工艺以移除栅极介电层72与栅极层74的部分，而形成沟槽于保留的栅极层74之上的区域中。金属栅极回蚀刻工艺可为等离子体蚀刻工艺，其采用一或多种蚀刻剂如含氯气体、含溴气体及/或含氟气体。蚀刻工艺可自层间介电层68与接点蚀刻停止层66选择性地蚀刻栅极介电层72与栅极层74。

在金属栅极回蚀刻工艺中，蚀刻栅极层74的上表面74t至低于高介电常数的介电结构36的上表面并高于最顶部的第一通道层15与第二通道层16，使高介电常数的介电结构36电性隔离栅极层74的部分。在本发明实施例中，硬掩模层22的纳米片作为金属栅极回蚀刻工艺中的蚀刻停止层，以控制栅极层74的高度。硬掩模层22的纳米片覆盖栅极层74，以保护下方的栅极层74。如图15B及图15C所示，在金属栅极回蚀刻工艺之后，间隙22g中的栅极层74的上表面74t，与硬掩模层22的纳米片的上表面22t实质上共平面。

在一些实施例中，亦回蚀刻栅极侧壁间隔物46g至低于接点蚀刻停止层66并高于栅极层74。通过蚀刻接点蚀刻停止层66之下的栅极侧壁间隔物46g，后续形成的自对准接点层在形成源极/漏极接点时可覆盖并保护栅极侧壁间隔物46g。通过维持栅极侧壁间隔物46g的高度以高于栅极层74与栅极介电层72，栅极侧壁间隔物46g可维持保护栅极层74。在金属栅极回蚀刻工艺或额外的蚀刻工艺中，可回蚀刻栅极侧壁间隔物46g。

一些实施例在沉积自对准接点层84之前，可先沉积金属栅极衬垫层82于栅极层74上的沟槽中的露出表面上。金属栅极衬垫层82与自对准接点层84的形成方法可为合适的沉积工艺，比如化学气相沉积、物理气相沉积或原子层沉积。金属栅极衬垫层82可作为栅极层74所用的扩散阻挡层。金属栅极衬垫层82可为介电层，其包含但不限于氧化硅、氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、氧化锆、氮化锆或上述的组合。自对准接点层84可为任何介电层，其可在金属接点所用的后续沟槽与通孔图案化步骤中作为蚀刻停止层。在一些实施例中，自对准接点层84可为高介电常数的介电层。自对准接点层84可为介电层，包括但不限于氧化硅、铪硅化物、碳氧化硅、氧化铝、锆硅化物、氮氧化铝、氧化锆、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化硅、碳氮氧化硅、硅、氮化锆、碳氮化硅或任何上述的组合。

将自对准接点层84填入沟槽之后，可进行平坦化工艺如化学机械研磨工艺以移除多余的自对准接点层84与金属栅极衬垫层82，并露出层间介电层68的上表面。

步骤138形成源极/漏极金属接点86，如图16A至图16C所示。可形成接点孔穿过层间介电层68与接点蚀刻停止层66，以露出外延源极/漏极结构56及60的上表面。在一些实施例中，可形成源极/漏极金属接点86于接点孔上，以达结构平衡。

选择性形成硅化物层83于接点孔所露出的外延源极/漏极结构56及60的露出表面上。在一些实施例中，硅化物层83包括钨硅化物、钴硅化物、镍硅化物、钛硅化物、钼硅化物与钽硅化物的一或多者。

形成硅化物层83之后，可在形成源极/漏极金属接点86之前形成阻挡层85于接点孔的表面上。在一些实施例中，阻挡层85的组成可为钛、钽、氮化钛、氮化钽、钨、钴、钌或类似物。源极/漏极金属接点86的组成可为导电材料。在一些实施例中，源极/漏极金属接点86所用的导电材料可包含但不限于钨、钴、钌、钛、镍、铜、金、银、铂、钯、铱、锇、铑、铝、钼或类似物。

接着回蚀刻源极/漏极金属接点86，并形成隔离结构88于源极/漏极金属接点86中。隔离结构88可包含低介电常数的介电材料。后续工艺可移除隔离结构88，且隔离结构88可作为连接至源极/漏极金属接点86的接点孔所用的自对准结构。在一些实施例中，隔离结构88可包含但不限于氧化硅、氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、氧化锆、氮化锆或上述的组合。隔离结构88的形成方法可为合适的沉积工艺如化学气相沉积、物理气相沉积、电镀、原子层沉积或其他合适技术。

步骤140形成内连线结构，如图17A至图17C所示。内连线结构包括介电层，其具有导电结构埋置其中，使外延源极/漏极结构56及60与栅极层74连接至电源与信号线。内连线结构一开始可为金属接点蚀刻停止层90与第二层间介电层92形成于隔离结构88与自对准接点层84上。接着形成导电结构94与栅极接点96穿过金属接点蚀刻停止层90与第二层间介电层92。

与现有技术相较，此处所述的多种实施例或例子可提供多种优点。本发明实施例采用顶部间隔层于最顶部的纳米片通道上，可提供内侧间隔物于多通道装置中的所有通道层的末端部分周围，因此可减少单元电容并改善装置效能。本发明实施例通过多通道装置的栅极区上的硬掩模纳米片，可在回蚀刻金属栅极的工艺中改善栅极高度的控制。

可以理解的是，此处不必说明所有优点，所有实施例或例子不需具有特定优点，且其他实施例或例子可提供不同优点。

本发明一些实施例提供半导体装置。半导体装置包括纳米片堆叠，其包括：两个或更多通道层；以及硬掩模层，位于上述两个或更多通道层上，其中硬掩模层的第一表面面向上述两个或更多通道层，且硬掩模层的第二表面与第一表面对向；栅极介电层，形成于上述两个或更多通道层周围以及硬掩模层的第一表面上；以及侧壁间隔物，接触硬掩模层的第二表面。

在一些实施例中，半导体装置还包括：栅极层，位于栅极介电层上的纳米片堆叠中的多个间隔中，其中栅极层的第一表面与硬掩模层的第二表面共平面。

在一些实施例中，半导体装置还包括：金属栅极衬垫层，形成于硬掩模层的第一表面与栅极层的第一表面上；以及自对准接点层，形成于金属栅极衬垫层上。

在一些实施例中，半导体装置还包括：导电结构，形成于自对准接点层中，其中导电结构接触栅极层。

在一些实施例中，半导体装置还包括内侧间隔物，位于硬掩模层的第一表面与两个或更多通道层之间。

在一些实施例中，内侧间隔物为气隙。

在一些实施例中，半导体装置还包括：边界结构，接触内侧间隔物、两个或更多通道层与硬掩模层，其中硬掩模层的第三表面连接硬掩模层的第一表面与第二表面，且边界结构接触硬掩模层的第三表面。

本发明一些实施例提供半导体装置。半导体装置包括第一源极/漏极结构；以及两个或更多第一通道层，接触第一源极/漏极结构，其中两个或更多通道层的每一者包括：第一表面；第二表面，与第一表面对向；以及末端表面，连接第一表面与第二表面，其中第一表面与第二表面在与末端表面相邻的位置暴露至气隙。

在一些实施例中，半导体装置还包括：硬掩模层，形成于两个或更多第一通道层上；栅极介电层，形成于两个或更多第一通道层与硬掩模层上，其中气隙的一者形成于靠近末端表面的最顶部的两个或更多第一通道层与硬掩模层之间；以及栅极层，形成于栅极介电层上。

在一些实施例中，半导体装置还包括：鳍状物侧壁间隔物，接触硬掩模层与两个或更多第一通道层，其中鳍状物侧壁间隔物暴露至气隙。

在一些实施例中，半导体装置还包括：边界结构，接触硬掩模层与两个或更多第一通道层，其中气隙形成于边界结构与鳍状物侧壁间隔物之间，以及栅极介电层与第一源极/漏极结构之间。

在一些实施例中，半导体装置还包括：金属栅极衬垫层，形成于硬掩模层上；以及自对准接点层，形成于金属栅极衬垫层上。

在一些实施例中，半导体装置还包括：第二源极/漏极结构；以及两个或更多第二通道层，接触第二源极/漏极结构，其中栅极形成于两个或更多第二通道层周围。

在一些实施例中，金属栅极衬垫层接触栅极层的上表面，且栅极层的上表面与硬掩模的纳米片的上表面共平面。

本发明一些实施例提供半导体装置的形成方法。方法包括：形成鳍状结构，其包括两个或更多通道层、硬掩模层位于两个或更多通道层上、以及间隔层形成于相邻的通道层与硬掩模层之间；形成牺牲栅极结构于鳍状结构上，并形成侧壁间隔物于牺牲栅极结构上；蚀刻鳍状结构使其凹陷；移除间隔层的一部分以形成内侧间隔物于通道层与硬掩模层之间；形成源极/漏极结构；移除牺牲栅极结构；以及形成置换栅极结构，包括：沉积栅极介电层于两个或更多通道层与硬掩模层上；以及沉积栅极层于栅极介电层上。

在一些实施例中，方法还包括：沿着垂直于置换栅极结构的方向形成沟槽，以移除鳍状结构的一部分；蚀刻内侧间隔物以形成气体间隔物。

在一些实施例中，方法还包括：采用硬掩模层作为蚀刻停止层，并回蚀刻栅极层；以及沉积自对准接点层于侧壁间隔物之间。

在一些实施例中，方法还包括将介电材料填入沟槽。

在一些实施例中，纳米片的通道层的每一者包括外延半导体层。

在一些实施例中，纳米片的间隔层包括硅锗。

上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。