半导体结构

技术领域

本发明涉及一种半导体结构。

背景技术

随着半导体组件的关键尺寸逐渐缩小，使得光刻工艺愈来愈困难。在习知光刻工艺中，缩小关键尺寸的方法包括使用较大数值孔径(numerical aperture，NA)的光学组件、较短的曝光波长(例如EUV)或是除了空气以外的界面介质(例如水浸入)。随着习知光刻工艺的分辨率接近理论极限，目前已开始转向双重图案化方法来克服光学极限，进而提升半导体组件的集成密度。

然而，目前对于双重图案化后的半导体结构的检测方法多半采用抽测人工目检方法。此方法不仅消耗大量人力且无法自动化并大量检测。因此，目前的检测方法仍需面临一些挑战。

发明内容

本发明提供一种半导体结构，包括：多对目标图案、第一导线以及第二导线。每一对目标图案包括顶部图案与底部图案。第一导线配置在多对目标图案的第一侧上。第一导线电性连接多对目标图案中的第aN+1对目标图案的顶部图案，a为大于等于2的固定整数且N为大于等于0的整数。第二导线配置在多对目标图案的相对于第一侧的第二侧上。第二导线电性连接多对目标图案中的第aN+1对目标图案的底部图案。

本发明提供一种半导体结构，包括：多对目标图案、第一导线以及第二导线。每一对目标图案包括顶部图案与底部图案。第一导线配置在多对目标图案的第一侧上。第一导线电性连接多对目标图案中的第aN+2对目标图案的顶部图案，a为大于等于2的固定整数且N为大于等于0的整数。第二导线配置在多对目标图案的相对于第一侧的第二侧上。第二导线电性连接多对目标图案中的第aN+1对目标图案的底部图案。

基于上述，在本发明实施例中，将第一导线电性连接多对目标图案中的第aN+1对目标图案的顶部图案，其中a为大于等于2的固定整数且N为大于等于0的整数。另外，将第二导线电性连接多对目标图案中的第aN+1对目标图案的底部图案。在此情况下，可通过电性检测所得的核心电容值以和/或间隙电容值来检测出核心图案的结构均匀度，以确保半导体工艺的稳定性及半导体晶圆的质量。此外，上述的电性检测半导体结构的方法可自动化且大量检测半导体结构，以有效地提高良率并增加产量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例的一种半导体晶圆的上视示意图；

图2A至图2F是本发明一实施例的半导体结构的制造流程的立体示意图；

图3A至图3C分别是本发明第一实施例的半导体结构的上视示意图；

图4A与图4B分别是本发明第二实施例的半导体结构的上视示意图；

图5A与图5B分别是本发明第三实施例的半导体结构的上视示意图；

图6是本发明第四实施例的半导体结构的上视示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的组件标号表示相同或相似的组件，以下段落将不再一一赘述。

图1是本发明一实施例的一种半导体晶圆的上视示意图。

请参照图1，本发明一实施例提供一种半导体晶圆10。详细地说，半导体晶圆10具有多个管芯12、测试垫14以及测试键(test key)16。在一些实施例中，测试垫14及测试键16是以交互排列的方式配置在管芯12间的切割道18中。测试垫14可电性连接至测试键16，以测量测试键16的电性，从而确保半导体工艺的稳定性及半导体晶圆的质量，进而提高良率。在一些实施例中，可对测试垫14进行晶圆接受测试(wafer acceptable test，WAT)来测试半导体晶圆10的质量。

图2A至图2F是本发明一实施例的半导体结构的制造流程的立体示意图。

在本实施例中，是以自对准双重图案化(Self-Aligning Double Patterning，SADP)方法为例来说明半导体结构的制造流程，但本发明不以此为限。在其他实施例中，亦可利用自对准四重图案化(Self-Aligning Quadruple Patterning，SAQP)方法来形成半导体结构，以增加半导体结构的布局密度(或图案密度)，进而达到更灵活的布局设计。另外，在一些实施例中，此半导体结构可包括存储器元件的接触窗、着陆垫、电容器、内埋式字线结构、动态随机存取存储器(DRAM)的有源区或其组合。

请参照图2A，首先，在衬底100上形成目标层102。在一些实施例中，目标层102可以是多晶硅层，其可用以当作存储器元件的接触窗。但本发明不以此为限，在其他实施例中，目标层102也可以是金属层(例如钨层)、硅衬底、介电层或其组合。

接着，在目标层102上依序形成核心图案104与掩膜图案106。在一实施例中，核心图案104的材料可包括介电材料，例如是四乙氧基硅烷(TEOS)、氧化硅或其组合。在一实施例中，掩膜图案106可包括单层结构或是多层结构。举例来说，掩膜图案106可包括碳化物层与位于碳化物层上的抗反射层。碳化物层的材料可包括旋涂碳(spin-on-carbon，SoC)；而抗反射层的材料可包括氮氧化硅。如图2A所示，核心图案104与掩膜图案106可具有相同的宽度。也就是说，核心图案104的侧壁可对齐掩膜图案106的侧壁。核心图案104的宽度104w以和/或相邻核心图案104之间的间距104p可依需求来调整，本发明不以此为限。

请参照图2B，在目标层102、核心图案104以及掩膜图案106上形成间隙壁材料108。详细地说，间隙壁材料108共形地覆盖目标层102、核心图案104以及掩膜图案106的表面。在一实施例中，间隙壁材料108可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。

请参照图2B与图2C，移除部分间隙壁材料108，以于核心图案104的侧壁以及掩膜图案106的侧壁上形成间隙壁118。在一实施例中，可通过各向异性刻蚀工艺(例如是反应性离子刻蚀法(RIE))移除掩膜图案106的顶面上以及目标层102的顶面上的间隙壁材料108，由此形成间隙壁118。

请参照图2D，移除掩膜图案106与核心图案104，以于间隙壁118之间形成开口114。开口114暴露出目标层102的顶面。在此情况下，如图2D所示，一对间隙壁118之间的开口114可视为核心开口114；而相邻对间隙壁118之间的开口116则可视为间隙开口116。

请参照图2D与图2E，以间隙壁118为掩膜，移除部分目标层102，进而形成目标图案112。在一实施例中，可通过各向异性刻蚀工艺(例如是RIE)移除未被间隙壁118所覆盖的目标层102，由此形成目标图案112。

请参照图2E与图2F，移除间隙壁118，以在衬底100上留下目标图案112。详细地说，如图2F所示，每一对目标图案112之间具有核心开口114；而相邻对目标图案112之间具有间隙开口116。在本实施例中，目标图案112的布局密度(或图案密度)可大于核心图案104的布局密度(或图案密度)。也就是说，在经过本实施例的自对准双重图案化(SADP)方法之后，可增加或减少半导体结构的布局密度(或图案密度)，以达到更灵活的布局设计。

另外，本实施例可通过测量核心开口114两侧的目标图案112的核心电容值或是测量间隙开口116两侧的目标图案112的间隙电容值来检测核心图案104的结构均匀度。此结构均匀度可泛指图2A中核心图案104的宽度104w以和/或相邻核心图案104之间的间距104p。以下将详细说明如何测量核心开口114两侧的目标图案112的核心电容值或是测量间隙开口116两侧的目标图案112的间隙电容值。

图3A至图3C分别是本发明第一实施例的半导体结构的上视示意图。在本实施例中，半导体结构200a、200b、200c可配置在图1的测试键16中，并通过与测试键16电性连接的测试垫14来测量半导体结构200a、200b、200c的电性。

请参照图3A，半导体结构200a包括多对目标图案212。每一对目标图案212可包括顶部图案212T与底部图案212B。顶部图案212T与底部图案212B之间具有核心开口114a；而相邻对目标图案212之间具有间隙开口116a。在一实施例中，目标图案212是通过图2A至图2F所述的SADP工艺所形成。因此，核心开口114a的位置可对应核心图案204a的位置。由于核心图案204a不会实际存在于图3A中，故以虚线来表示。

值得注意的是，在本实施例中，目标图案212可分别与导线220、230电性连接，以测量目标图案212之间的电容值，从而检测核心图案204a的结构均匀度。具体来说，如图3A所示，导线220可配置在目标图案212的第一侧上，并通过接触窗225与顶部图案212T电性连接。在一实施例中，导线220包括主体部220b以及连接主体部220b的多个延伸部220e。从上视图3A来看，延伸部220e从主体部220b的侧壁延伸并覆盖部分顶部图案212T。接触窗225垂直配置在延伸部220e与顶部图案212T之间，以耦接延伸部220e与顶部图案212T。相似地，导线230可配置在目标图案212的相对于第一侧的第二侧上，并通过接触窗325与底部图案212B电性连接。在一实施例中，导线230包括主体部230b以及连接主体部230b的多个延伸部230e。从上视图3A来看，延伸部230e从主体部230b的侧壁延伸并覆盖部分底部图案212B。接触窗235垂直配置在延伸部230e与底部图案212B之间，以耦接延伸部230e与底部图案212B。

在本实施例中，在进行电性检测时，可对导线220施加电压V1(例如2V)，并对导线230施加不同于电压V1的电压V2(例如0V或接地)。在此情况下，交错配置的多个延伸部220e与多个延伸部230e可测量顶部图案212T与底部图案212B之间的核心电容值C1，并可测量相邻对目标图案212之间的间隙电容值G1。

请参照图3B，基本上，半导体结构200b与半导体结构200a相似。两者不同之处在于：半导体结构200b的核心图案204b的宽度小于半导体结构200a的核心图案204a的宽度。也就是说，半导体结构200b的核心开口114b的宽度小于半导体结构200a的核心开口114a的宽度；而半导体结构200b的间隙开口116b的宽度大于半导体结构200a的间隙开口116a的宽度。在此实施例中，半导体结构200b的顶部图案212T与底部图案212B之间的核心电容值C2会增加以大于半导体结构200a的核心电容值C1；而半导体结构200b的相邻对目标图案212之间的间隙电容值G2则是会减少以小于半导体结构200a的间隙电容值G1。

由于核心电容值C2会增加且间隙电容值G2会相应地减少，因此，半导体结构200b的总电容值可实质上等于半导体结构200a的总电容值。在此情况下，此电性检测并无法实质上检测出核心图案的结构均匀度。

相似地，如图3C所示，半导体结构200c的核心图案204c的宽度大于半导体结构200a的核心图案204a的宽度。也就是说，半导体结构200c的核心开口114c的宽度大于半导体结构200a的核心开口114a的宽度；而半导体结构200c的间隙开口116c的宽度小于半导体结构200a的间隙开口116a的宽度。在此实施例中，半导体结构200c的顶部图案212T与底部图案212B之间的核心电容值C3会减少以小于半导体结构200a的核心电容值C1；而半导体结构200c的相邻对目标图案212之间的间隙电容值G3则是会增加以大于半导体结构200a的间隙电容值G1。由于核心电容值C3会减少且间隙电容值G3会相应地增加，因此，半导体结构200c的总电容值可实质上等于半导体结构200a的总电容值。在此情况下，此电性检测并无法实质上检测出核心图案的结构均匀度。

图4A与图4B分别是本发明第二实施例的半导体结构的上视示意图。在本实施例中，半导体结构300a、300b可配置在图1的测试键16中，并通过与测试键16电性连接的测试垫14来测量半导体结构300a、300b的电性。

请参照图4A，基本上，半导体结构300a与半导体结构200b相似。两者不同之处在于：半导体结构300a的导线320、330的组态不同于半导体结构200b的导线220、230的组态。具体来说，导线320配置在目标图案212的第一侧上，而导线330配置在目标图案212的相对于第一侧的第二侧上。从上视图4A来看，导线320(可视为第一导线)包括主体部320b以及多个延伸部320e。多个延伸部320e自主体部320b的侧壁分别延伸且覆盖相应的顶部图案212T。另外，导线330(可视为第二导线)包括主体部330b以及多个延伸部330e。多个延伸部330e自主体部330b的侧壁分别延伸且覆盖相应的底部图案212B。

在本实施例中，导线320电性连接目标图案212中的第1对目标图案212-1的顶部图案212T与第3对目标图案212-3的顶部图案212T；而不电性连接第2对目标图案212-2与第4对目标图案212-4。也就是说，导线320可电性连接多对目标图案212中的第aN+1对目标图案的顶部图案212T，a为大于等于2的固定整数且N为大于等于0的整数。在一些实施例中，当a为2时，导线320可电性连接多对目标图案212中的第1对目标图案的顶部图案212T、第3对目标图案的顶部图案212T、第5对目标图案的顶部图案212T至第2N+1对目标图案的顶部图案212T。

另一方面，导线330可电性连接目标图案212中的第1对目标图案212-1的底部图案212B与第3对目标图案212-3的底部图案212B；而不电性连接第2对目标图案212-2与第4对目标图案212-4。也就是说，导线330电性连接多对目标图案中的第aN+1对目标图案的底部图案212B，a为大于等于2的固定整数且N为大于等于0的整数。在一些实施例中，当a为2时，导线330可电性连接多对目标图案212中的第1对目标图案的底部图案212B、第3对目标图案的底部图案212B、第5对目标图案的底部图案212B至第2N+1对目标图案的底部图案212B。

从另一角度来看，延伸部320e与延伸部330e通过接触窗325、335分别电性连接至核心图案304-1、核心图案304-3两侧的顶部图案212T与底部图案212B；而不电性连接至核心图案304-2、核心图案304-4两侧的顶部图案212T与底部图案212B。也就是说，延伸部320e与延伸部330e分别电性连接第aN+1个核心图案两侧的顶部图案212T与底部图案212B，a为大于等于2的固定整数且N为大于等于0的整数。在一些实施例中，当a为2时，导线320、330可电性连接第1个核心图案两侧的顶部图案212T与底部图案212B、第3个核心图案两侧的顶部图案212T与底部图案212B、第5个核心图案两侧的顶部图案212T与底部图案212B至第2N+1个核心图案两侧的顶部图案212T与底部图案212B。

在本实施例中，在进行电性检测时，可对导线320施加电压V1(例如2V)，并对导线330施加不同于电压V1的电压V2(例如0V或接地)。在此情况下，交错配置的多个延伸部320e与多个延伸部330e可测量第1对目标图案212-1的核心电容值C4与第3对目标图案212-3的核心电容值C4。值得注意的是，第1对目标图案212-1与第3对目标图案212-3之间的距离W1大约等于两个间隙开口116b的宽度116w、一个核心开口114b的宽度114w、一个顶部图案212T的宽度212Tw以及一个底部图案212B的宽度212Bw的总和。在此情况下，第1对目标图案212-1与第3对目标图案212-3之间的间隙电容值因距离W1过大而小到可以忽略不计。因此，半导体结构300a的总电容值可实质上等于核心电容值C4。在此实施例中，可通过电性检测核心电容值C4来检测出核心图案304的结构均匀度。也就是说，可通过电性检测所得的核心电容值C4来检测出核心图案304的宽度304w的变化以和/或相邻核心图案304之间的间距304p的变化。举例来说，当核心电容值C4变大时，可推测核心图案304的宽度304w可能变小。在此情况下，可于在线(in-line)目检有异的目标图案212的结构，以确保半导体工艺的稳定性及半导体晶圆的质量。另外，上述的电性检测半导体结构的方法可自动化且大量检测半导体结构，以有效地提高良率并增加产量。

请参照图4B，基本上，半导体结构300b与半导体结构300a相似。两者不同之处在于：半导体结构300b的导线320、330的组态不同。具体来说，导线320电性连接目标图案212中的第1对目标图案212-1的顶部图案212T与第4对目标图案212-4的顶部图案212T。也就是说，导线320电性连接多对目标图案212中的第aN+1对目标图案的顶部图案212T，a为大于等于3的固定整数且N为大于等于0的整数。在一些实施例中，当a为3时，导线320可电性连接多对目标图案212中的第1对目标图案的底部图案212B、第4对目标图案的底部图案212B、第7对目标图案的底部图案212B至第3N+1对目标图案的底部图案212B。

另一方面，导线330电性连接目标图案212中的第1对目标图案212-1的底部图案212B与第4对目标图案212-4的底部图案212B。也就是说，导线330电性连接多对目标图案中的第aN+1对目标图案的底部图案212B，a为大于等于3的固定整数且N为大于等于0的整数。在一些实施例中，当a为3时，导线330可电性连接多对目标图案212中的第1对目标图案的底部图案212B、第4对目标图案的底部图案212B、第7对目标图案的底部图案212B至第3N+1对目标图案的底部图案212B。

值得注意的是，第1对目标图案212-1与第4对目标图案212-4之间的距离W2大约等于三个间隙开口116b的宽度116w、两个核心开口114b的宽度114w、两个顶部图案212T的宽度212Tw以及两个底部图案212B的宽度212Bw的总和。在此情况下，第1对目标图案212-1与第4对目标图案212-4之间的间隙电容值因距离W2过大而小到可以忽略不计。因此，半导体结构300b的总电容值可实质上等于核心电容值C5。在此实施例中，可通过电性检测核心电容值C5来检测出核心图案304的结构均匀度。也就是说，可通过电性检测所得的核心电容值C5来检测出核心图案304的宽度304w的变化以和/或相邻核心图案304之间的间距304p的变化。

图5A与图5B分别是本发明第三实施例的半导体结构的上视示意图。在本实施例中，半导体结构400a、400b可配置在图1的测试键16中，并通过与测试键16电性连接的测试垫14来测量半导体结构400a、400b的电性。

基本上，半导体结构400a与半导体结构200b相似。两者不同之处在于：半导体结构400a的导线420、430的组态不同于半导体结构200b的导线220、230的组态。具体来说，导线420配置在目标图案212的第一侧上，而导线430配置在目标图案212的相对于第一侧的第二侧上。从上视图5A来看，导线420(可视为第一导线)包括主体部420b以及多个延伸部420e。多个延伸部420e自主体部420b的侧壁分别延伸且覆盖相应的顶部图案212T。另外，导线430(可视为第二导线)包括主体部430b以及多个延伸部430e。多个延伸部430e自主体部430b的侧壁分别延伸且覆盖相应的底部图案212B。

在本实施例中，导线420电性连接目标图案212中的第2对目标图案212-2的顶部图案212T与第4对目标图案212-4的顶部图案212T。也就是说，导线420电性连接多对目标图案212中的第aN+2对目标图案的顶部图案212T，a为大于等于2的固定整数且N为大于等于0的整数。在一些实施例中，当a为2时，导线420可电性连接多对目标图案212中的第2对目标图案的顶部图案212T、第4对目标图案的顶部图案212T、第6对目标图案的顶部图案212T至第2N+2对目标图案的顶部图案212T。

另一方面，导线430电性连接目标图案212中的第1对目标图案212-1的底部图案212B与第3对目标图案212-3的底部图案212B。也就是说，导线430电性连接多对目标图案中的第aN+1对目标图案的底部图案212B，a为大于等于2的固定整数且N为大于等于0的整数。在一些实施例中，当a为2时，导线430可电性连接多对目标图案212中的第1对目标图案的底部图案212B、第3对目标图案的底部图案212B、第5对目标图案的底部图案212B至第2N+1对目标图案的底部图案212B。

在本实施例中，在进行电性检测时，可对导线420施加电压V1(例如2V)，并对导线430施加不同于电压V1的电压V2(例如0V或接地)。在此情况下，交错配置的多个延伸部420e与多个延伸部430e可测量第1对目标图案212-1与第2对目标图案212-2之间的间隙电容值G4，并测量第3对目标图案212-3与第4对目标图案212-4之间的间隙电容值G4。

值得注意的是，第2对目标图案212-2的顶部图案212T与第3对目标图案212-3的底部图案212B之间的距离W3大约等于两个核心开口114b的宽度114w、一个间隙开口116b的宽度116w、一个顶部图案212T的宽度212Tw以及一个底部图案212B的宽度212Bw的总和。在此情况下，第2对目标图案212-2与第3对目标图案212-3的核心电容值因距离W3过大而小到可以忽略不计。因此，半导体结构400a的总电容值可实质上等于间隙电容值G4。在此实施例中，可通过电性检测间隙电容值G4来检测出核心图案404的结构均匀度。也就是说，可通过电性检测所得的间隙电容值G4来检测出核心图案404的宽度404w的变化以和/或相邻核心图案404之间的间距404p的变化。举例来说，当间隙电容值G4变大时，可推测相邻核心图案404之间的间距404p可能变小。在此情况下，可于在线(in-line)目检有异的目标图案212的结构，以确保半导体工艺的稳定性及半导体晶圆的质量。另外，上述的电性检测半导体结构的方法可自动化且大量检测半导体结构，以有效地提高良率并增加产量。

请参照图5B，基本上，半导体结构400b与半导体结构400a相似。两者不同之处在于：半导体结构400b的导线420、430的组态不同。具体来说，导线420电性连接目标图案212中的第2对目标图案212-2的顶部图案212T与第5对目标图案212-5的顶部图案212T。也就是说，导线420电性连接多对目标图案212中的第aN+2对目标图案的顶部图案212T，a为大于等于3的固定整数且N为大于等于0的整数。在一些实施例中，当a为3时，导线420可电性连接多对目标图案212中的第2对目标图案的底部图案212B、第5对目标图案的底部图案212B、第8对目标图案的底部图案212B至第3N+2对目标图案的底部图案212B。

另一方面，导线430电性连接目标图案212中的第1对目标图案212-1的底部图案212B与第4对目标图案212-4的底部图案212B。也就是说，导线430电性连接多对目标图案中的第aN+1对目标图案的底部图案212B，a为大于等于3的固定整数且N为大于等于0的整数。在一些实施例中，当a为3时，导线430可电性连接多对目标图案212中的第1对目标图案的底部图案212B、第4对目标图案的底部图案212B、第7对目标图案的底部图案212B至第3N+1对目标图案的底部图案212B。

值得注意的是，第2对目标图案212-2的顶部图案212T与第4对目标图案212-4的底部图案212B之间的距离W4大约等于两个间隙开口116b的宽度116w、三个核心开口114b的宽度114w、两个顶部图案212T的宽度212Tw以及两个底部图案212B的宽度212Bw的总和。在此情况下，第2对目标图案212-2、第3对目标图案212-3以及第4对目标图案212-4的核心电容值因距离W4过大而小到可以忽略不计。因此，半导体结构400b的总电容值可实质上等于间隙电容值G5。在此实施例中，可通过电性检测所得的间隙电容值G5来检测出核心图案404的宽度404w的变化以和/或相邻核心图案404之间的间距404p的变化。

图6分别是本发明第四实施例的半导体结构的上视示意图。在本实施例中，半导体结构500可配置在图1的测试键16中，并通过与测试键16电性连接的测试垫14来测量半导体结构500的电性。

请参照图6，基本上，半导体结构500是合并图4A的半导体结构300a与图5A的半导体结构400a所得的结构。在一实施例中，半导体结构300a以及半导体结构400a共享导线520。具体来说，导线520包括主体部520b、多个延伸部330e以及多个延伸部430e。延伸部330e自主体部520b的第一侧壁分别延伸且覆盖相应的底部图案212B；而延伸部430e自主体部520b的第二侧壁分别延伸且覆盖相应的顶部图案212T。延伸部330e与延伸部430e彼此交错配置。在本实施例中，半导体结构500可因共享导线520而节省芯片使用面积。但本发明不以此为限，在其他实施例中，亦可不共享导线520，而是将图4A的半导体结构300a与图5A的半导体结构400a并排配置。

综上所述，在本发明实施例中，将第一导线电性连接多对目标图案中的第aN+1对目标图案的顶部图案，其中a为大于等于2的固定整数且N为大于等于0的整数。另外，将第二导线电性连接多对目标图案中的第aN+1对目标图案的底部图案。在此情况下，可通过电性检测所得的核心电容值以和/或间隙电容值来检测出核心图案的结构均匀度，以确保半导体工艺的稳定性及半导体晶圆的质量。此外，上述的电性检测半导体结构的方法可自动化且大量检测半导体结构，以有效地提高良率并增加产量。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。