用于并行数据的并转串控制系统及芯片

技术领域

本申请属于并转串逻辑控制技术领域，尤其涉及用于并行数据的并转串控制系统及芯片。

背景技术

在对ADC模数转换后或相关FPGA（现场可编程门阵列( Field Programmable GateArray）)设计中并行输出的数据进行性能分析时，由于小规模MCU（微控制器）中由于SRAM（静态存储器）等存储空间较小（一般为几KB级别），所以不足以将转换后并行输出的大量转换结果都存放到SRAM或其他内存块中，则只能通过芯片引脚对外输出，再通过逻辑分析仪或示波器等信号探测设备抓取SAR_ADC的输出数据，再将抓取的输出数据传输到Matlab软件中，以便进行并行数据的性能分析。

在对逐次逼近型模数转换器、或相关联的数字转换系统设计中进行信号测试过程中发现，比如12位（分辨率）的SAR_ADC的转换输出12位二进制数，以12位二进制数表示输入SAR_ADC的模拟信号的编码，加上其他时钟信号、ADC采样开始标志信号(SOC)、ADC转换结束标志信号(EOC)等数字信号，至少有16个二进制信号被拉倒，才能通过芯片引脚或电路设备端口获得到SAR_ADC转换后的数据；这样带来的问题是，当SAR_ADC的工作时钟频率很高时，转换输出的数据的翻转速度很快，加上版图的分布没有充分考虑，会造成SAR_ADC引出的芯片引脚位置和SAR_ADC驱动电路所设计的信号走线之间的间距非常小，容易在高频时钟系统中产生串扰，影响SAR_ADC最终输出的数据性能；且在对外引出的并行引脚过多时，由于相关控制信号所需控制的时钟信号及数据信号较多，增加引脚复用的设计复杂度和芯片封装的成本。

发明内容

本申请公开用于并行数据的并转串控制系统，具体的技术方案如下：

用于并行数据的并转串控制系统，并转串控制系统与外部电路连接，以使外部电路当中用于输出并行数据的并行端口不对外引出；外部电路，用于至少将并行数据传输给并转串控制系统；其中，外部电路是位于所述并转串控制系统的外部且具有并行端口的电路，外部电路支持将输入的信号转换为所述并行数据；并转串控制系统对外引出用于输出串行数据的转换结果端口，使外部通过转换结果端口来探测所述并行数据在并转串控制系统内的转换结果，该转换结果的位宽少于并行数据的位宽。

进一步地，并转串控制系统包括比特位索引单元、时钟同步单元、并行传输单元、并转串起止控制单元以及并转串执行单元；时钟同步单元，用于在系统时钟信号的触发下，将转换结束信号同步到系统时钟信号所在的时钟域，生成边沿对齐标志信号，再控制所述边沿对齐标志信号跟随系统时钟信号的时钟节拍来延迟输出并串转换启动标志信号；时钟同步单元还用于将边沿对齐标志信号传输给比特位索引单元，并将并串转换启动标志信号分别传输给并行传输单元以及并转串起止控制单元；比特位索引单元，用于在系统时钟信号的触发下，控制内设的计数器开始计数，并将实时获得的计数值传输给并转串起止控制单元，并将实时获得的计数值换算为比特位索引值，再将比特位索引值传输给并转串执行单元；并行传输单元，用于在系统时钟信号的触发下，基于所述并串转换启动标志信号的启动作用，并行采样所述并行数据；并转串起止控制单元，用于在系统时钟信号的触发下，基于所述并串转换启动标志信号和比特位索引单元传输的计数值调整转换状态标志信号，并将转换状态标志信号传输给并转串执行单元；并转串执行单元，用于在系统时钟信号的触发下，基于转换状态标志信号，利用输出的比特位索引值从所述并行数据中索引出对应比特位数据，再将索引到的对应比特位数据移位输出，获得所述串行数据，以使并行数据自高位向低位依次输出。

进一步地，所述并转串控制系统被配置为对外引出专供测试的端口；专供测试的端口支持被外部的信号探测设备捕获对应输出的信号；专供测试的端口包括用于输出所述系统时钟信号的时钟信号端口、用于输出并串转换启动标志信号的起点标志信号端口、用于输出转换状态标志信号的转换标志信号端口、以及用于输出串行数据的转换结果端口，以使得外部的信号探测设备通过所述专供测试的端口获知所述并行数据在并串转换的各个阶段的信号特征。

进一步地，外部电路是模数转换器内设的电路；模数转换器通过输出所述转换结束信号来表示模数转换器结束对输入的模拟信号的一次模数转换；其中，所述系统时钟信号的频率与模数转换器所需的工作时钟信号的频率的比值是大于模数转换器的位数；所述并行数据的位宽是等于模数转换器的位数。

进一步地，所述时钟同步单元包括第一延迟器和第二延迟器；第一延迟器的数据输入端，用于输入所述转换结束信号；第一延迟器用于在所述系统时钟信号的触发下,基于所述转换结束信号的边沿与所述系统时钟信号中滞后产生的同一跳变方向的边沿之间的时间间隔，将所述转换结束信号同步到系统时钟信号所在的时钟域，获得所述边沿对齐标志信号；第一延迟器的数据输出端连接第二延迟器的数据输入端，第二延迟器用于在所述系统时钟信号的触发下,将所述边沿对齐标志信号延迟输出，第二延迟器的数据输出端用于输出所述并串转换启动标志信号；所述时钟同步单元还将第二触发器的数据输出端输出的并串转换启动标志信号传输到所述起点标志信号端口；其中，所述转换结束信号和所述并串转换启动标志信号分别受不同的时钟域控制；所述并串转换启动标志信号存在的脉冲宽度与所述边沿对齐标志信号存在的脉冲宽度都等于所述系统时钟信号PCLK的时钟周期的整数倍。

进一步地，所述第一延迟器包括第一触发器、第二触发器、第三触发器以及组合逻辑单元；所述第一触发器的数据输入端用于输入转换结束信号，所述第一触发器的数据输入端是第一延迟器的数据输入端；所述第一触发器，用于在所述系统时钟信号的触发下，将输入的转换结束信号的有效边沿延迟至第一次与所述系统时钟信号的有效边沿对齐，获得第一边沿对齐信号，再将第一边沿对齐信号传输给第二触发器；第一触发器的数据输出端与第二触发器的数据输入端连接；所述第二触发器，用于在所述系统时钟信号的触发下，将第一边沿对齐信号的有效边沿延迟至再次与所述系统时钟信号的有效边沿对齐，获得第二边沿对齐信号，再将第二边沿对齐信号分别传输给第三触发器和组合逻辑单元；第二触发器的数据输出端与第三触发器的数据输入端连接；所述第三触发器，用于在所述系统时钟信号的触发下，将第二边沿对齐信号的有效边沿延迟至再次与所述系统时钟信号的有效边沿对齐，获得第三边沿对齐信号，再将第三边沿对齐信号传输给组合逻辑单元；第二触发器的数据输出端与第三触发器的数据输出端分别连接到组合逻辑单元的对应数据输入端；所述组合逻辑单元用于在第二边沿对齐信号处于第一电平状态且第三边沿对齐信号处于第二电平状态时，输出所述边沿对齐标志信号并将所输出的边沿对齐标志信号置为第一电平状态；其中，所述边沿对齐标志信号当中的脉冲宽度等于所述系统时钟信号的时钟周期；第一延迟器的数据输出端是组合逻辑单元的输出端，组合逻辑单元的输出端与第二延迟器的数据输入端连接；其中，所述组合逻辑单元没有接入所述系统时钟信号；所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端都接入所述系统时钟信号；第一电平状态与第二电平状态是相反的逻辑电平状态。

进一步地，所述组合逻辑单元至少包括非门逻辑电路、与门逻辑电路以及选择器；组合逻辑单元的输出端是选择器的数据输出端；非门逻辑电路用于输入第三边沿对齐信号，对第三边沿对齐信号取反，再输出取反后的第三边沿对齐信号；与门逻辑电路的第一输入端用于输入第二边沿对齐信号，与门逻辑电路的第二输入端连接非门逻辑电路的输出端，与门逻辑电路将第二边沿对齐信号和取反后的第三边沿对齐信号进行作与操作，输出与操作的结果；与门逻辑电路的输出端分别连接选择器的选择端和数据输入端，选择器用于在其选择端获得的与操作的结果是第一电平状态时，将该与操作的结果输出并将该与操作的结果标记为所述边沿对齐标志信号；还用于在其选择端获得的与操作的结果是第二电平状态时，将置为第二电平状态的信号输出。

进一步地，第二延迟器至少包括第四触发器；第二延迟器的数据输入端是第四触发器的数据输入端；所述第四触发器，用于在所述系统时钟信号的触发下，将所述边沿对齐标志信号延迟一个参考脉冲周期，再将延迟一个参考脉冲周期后的边沿对齐标志信号输出，获得所述并串转换启动标志信号；其中，所述系统时钟信号的时钟周期是参考脉冲周期，参考脉冲周期等于所述系统时钟信号当中相邻的两个上升沿之间的时间间隔；所述第四触发器还将所述并串转换启动标志信号输出至所述起点标志信号端口。

进一步地，所述转换结束信号是存在一个上升沿的信号，转换结束信号的有效边沿、所述系统时钟信号的有效边沿、所述第一边沿对齐信号的有效边沿、以及所述第二边沿对齐信号的有效边沿都是上升沿；其中，所述转换结束信号的上升沿延迟至第二次与所述系统时钟信号的上升沿对齐时，延迟后的转换结束信号的上升沿对齐于所述边沿对齐标志信号的上升沿；其中，第一电平状态是高电平状态，第二电平状态是低电平状态；所述边沿对齐标志信号和所述并串转换启动标志信号都属于脉冲信号且都是高电平有效。

进一步地，所述比特位索引单元包括采样计数器与索引值转换器；采样计数器，用于在检测到所述边沿对齐标志信号处于第一电平状态或计数使能信号处于第一电平状态后，若系统时钟信号的下一个有效边沿到来，则将采样计数器的计数值置为初始计数值，并将计数使能信号置为第二电平状态；然后，每当检测到系统时钟信号的有效边沿时，计数一次，直至计满，再将计数使能信号置为第一电平状态；其中，所述并行数据的位数等于采样计数器的模值；索引值转换器，用于控制采样计数器的模值与数值1的差值与采样计数器产生的计数值的差值设置为比特位索引值，再将当前设置出的比特位索引值传输给所述并转串执行单元。

进一步地，索引值转换器包括加法器以及非门逻辑电路；非门逻辑电路的输入端用于输入所述采样计数器产生的计数值，非门逻辑电路用于将输入的计数值取反，输出计数值的反码；非门逻辑电路的输出端与加法器的第一输入端连接，加法器的第二输入端用于输入采样计数器的模值；加法器用于将所述计数值的反码与所述模值相加，再将相加的结果输出为所述比特位索引值，实现将采样计数器的模值与数值1的差值与采样计数器产生的计数值的差值设置为比特位索引值。

进一步地，并转串起止控制单元包括转换控制寄存器；转换控制寄存器的时钟端用于输入所述系统时钟信号；转换控制寄存器的数据输出端用于输出转换状态标志信号至所述并转串执行单元；转换控制寄存器，用于在检测到所述并串转换启动标志信号处于第一电平状态后，若系统时钟信号的下一个有效边沿到来，则将转换状态标志信号调整为处于第一电平状态；转换控制寄存器，还用于在所述采样计数器计满并将计数值置为初始计数值后，若系统时钟信号的下一个有效边沿到来，则将转换状态标志信号调整为处于第二电平状态；其中，转换控制寄存器还用于将所述转换状态标志信号输出至所述转换标志信号端口。

进一步地，并行传输单元包括并行寄存器；并行寄存器的时钟端用于输入所述系统时钟信号，并行寄存器的数据输入端用于并行输入所述并行数据；并行寄存器用于在检测到所述并串转换启动标志信号处于第一电平状态时，若检测到所述系统时钟信号的有效边沿，则从所述外部电路捕获所述并行数据，并缓存所述并行数据，再将当前缓存的并行数据输出给所述并转串执行单元。

进一步地，所述并转串执行单元，用于在检测到转换状态标志信号置为第一电平状态的情况下，每当检测到所述系统时钟信号的有效边沿，则按照所述比特位索引单元当前传输过来的比特位索引值，从并行传输单元输出的并行数据当中索引出对应比特位数据，再通过移位寄存器将当前索引到的一个比特位数据输出至所述转换结果端口，获得所述串行数据；直至将并行数据当中所有比特位的数据都按照比特位索引值移位输出，确定完成对所述并行数据的并转串操作；其中，所述并转串执行单元利用先后设置出的比特位索引值从并行数据当中索引到的对应比特位数据的排序是所述并行数据中自高比特位数据向低比特位数据的排序，使得采样计数器实时产生的计数值排序的反序形成所述并转串执行单元串行输出的各个比特位数据的顺序。其中，所述并转串执行单元包括移位寄存器，移位寄存器是支持并行输入和串行输出；移位寄存器的并行输入端用于输入所述并行传输单元所输出的并行数据；移位寄存器的数据输出端连接所述转换结果端口。

一种芯片，该芯片集成所述并转串控制系统及所述外部电路，所述芯片的封装对外引出的专供测试的引脚包括转换结果引脚，其中，所述转换结果端口的物理外接管脚是所述转换结果引脚。

针对模数转换器并行输出所需的端口数量过多的问题，本申请引入一个并转串控制系统，在该并转串控制系统中，所述并转串执行单元能够同时接受比特位索引单元、并行传输单元以及并转串起止控制单元的逻辑控制；所述并行传输单元在时钟同步单元提供的同步于所述系统时钟信号的标志信号的触发作用下，对所述并行数据进行同步采样；而且，在系统时钟信号的触发作用下，结合标志信号对并转串的引导时序，包括边沿对齐标志信号、并串转换启动标志信号以及转换状态标志信号，在所述比特位索引单元提供的索引信息的作用下，所述并转串执行单元跟随所述系统时钟信号的节拍倒序移位输出所述并行数据，能够以串行信号的形式表示输入所述模数转换器的模拟信号的编码结果，则并转串控制系统对外引出一个用于输出串行数据的转换结果端口，使外部通过转换结果端口来探测并转串执行单元输出的串行数据，减少对外引出的需要探测的端口的数量。

所述并转串控制系统是为模数转换器增加的并转串电路系统时，能够在原有模数转换电路所需的高速工作时钟信号下将模数转换出的并行数据转成串行数据，只需送到一个芯片引脚，即可获得并行数据在各个比特位的信号特征，就可以把握并转串的各个阶段的信号特征，达到抓取SAR_ADC采样后数据进行性能分析的目标,也减少芯片或电路对外引出的端口产生的信号干扰和芯片的封装成本。

在此基础上，本申请公开的并转串控制系统，能够为所述外部电路（包括模数转换器、或其它具有并行端口的电路且支持将输入的信号转换为并行数据的电路）所输出的并行数据引入并行传输单元进行数据并行对接处理，以将同步到系统时钟信号所在的时钟域；还为所述外部电路输出的转换结束信号引入时钟同步单元、比特位索引单元、并转串起止控制单元进行相关控制信号的同步处理，以使转换结束信号被延迟为边沿对齐于系统时钟信号的同一跳变方向的边沿的标志信号（并串转换启动标志信号）并以输出脉冲信号的形式对外引出，以使转换结束信号还可以被延迟为对齐于系统时钟信号的边沿且能够标志所述比特位索引单元的计数溢满状态的标志信号（转换状态标志信号）；则在时钟同步单元输出的并串转换启动标志信号、并转串起止控制单元输出的转换状态标志信号被外部通过相应端口探测时，能够在同步到同一时钟域的条件下以相对独立的脉冲信号来跟踪标志并转串操作的开始信息、并转串的结束信息、并转串所需比特位的计数起止信息，所以不需要对相邻位置上的并行输出端口进行探测，而本申请被外部端口探测的相关信号最大程度地减少模数转换器内外相靠近电路的信号干扰，而且数量较少。

附图说明

图1是本实施例公开的用于并行数据的并转串控制系统的整体结构示意图。

图2是本实施例公开的并转串控制系统与模数转换器之间的电路单元连接示意图。

图3是本实施例公开的并转串控制系统所在的芯片封装MCU1对外引出引脚和芯片封装MCU2外引出引脚的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。为进一步说明各实施例，本发明提供有附图。这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。除非另作定义，本发明所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、系统产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

本申请中所涉及到的各单元模块均为基于verilog硬件编程语言在EDA工具下映射生成的逻辑电路模块，verilog是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图以及逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。在实际应用中，一个逻辑电路模块可以是一个逻辑电路单元，也可以是一个逻辑电路单元的一部分，还可以以多个逻辑电路单元的组合实现。此外，为了突出本发明的创新部分，本发明实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的逻辑电路模块引入，但这并不表明本发明实施方式中不存在其它的模块。下面结合附图对本发明的具体实施方式作进一步说明。

作为一种实施例，公开用于并行数据的并转串控制系统，参阅图1可知，并转串控制系统与外部电路连接，以使并转串控制系统的外部电路当中用于输出并行数据AD_D[N:0]的并行端口不对外引出，外部电路，用于将并行数据AD_D[N:0]传输给并转串控制系统；还可以将转换结束信号EOC_IP、以及其它与所述并行数据的生成相关的控制信号传输给并转串控制系统以同步到并转串控制系统所需的系统时钟信号（工作时钟信号）所在的时钟域。外部电路不是并转串控制系统内部的电路，外部电路是位于并转串控制系统的外部且具有并行端口的电路，外部电路支持将输入的信号转换为并行数据，可以将输入的模拟信号转换为并行输出的多比特位的数字信号。所述并转串控制系统对外引出用于输出串行数据的转换结果端口；所述并转串控制系统能够对外部电路输入的并行数据进行并转串操作，以在并转串控制系统所需的系统时钟信号下进行采样和转换，串行输出被外部的逻辑分析仪或示波器等设备抓取的数据，使外部通过转换结果端口来探测所述并行数据在并转串控制系统内的转换结果，其中，该转换结果的位宽少于并行数据的位宽，即该转换结果的比特位的位数少于所述并行数据的比特位的位数，则所需引出的芯片引脚（每一条芯片引脚对应一个端口，每一个端口对应一个比特位）的数量降低。

在本实施例中，所述并转串控制系统与所述外部电路都封装在同一芯片内或同一电路板内时，同一芯片内或同一电路板内都不对外露出用于输出所述并行数据AD_D[N:0]的并行端口，则不需要通过逻辑分析仪或示波器等设备同步或异步抓取所述并行数据AD_D[N:0]，而是采取所述并转串控制系统来对外引出相关联的专供测试的端口，再通过逻辑分析仪或示波器等设备同步或异步抓取该相关联的专供测试的端口输出的信号数据，以对所述外部电路当中的数据转换功能和输出的数据进行间接分析，可以是将所述外部电路输出的所述并行数据AD_D[N:0]转换为更少比特位的数据后再抓取转换后的数据进行同一类型的分析，必要时也会根据实际信号分析需求对转换结束信号EOC_IP以及转换结束信号EOC_IP在并转串控制系统中处理后的信号进行抓取和分析，实现使用更少数量的端口对所述并行数据AD_D[N:0]进行抓取和分析，减少并行端口输出的信号之间所存在的串扰对电路端口或芯片引脚测试的干扰，也减少并行端口输出的信号对外部电路内部和相靠近的电路的影响。

所述外部电路优选为模数转换器ADC时，并行数据AD_D[N:0]是模数转换器ADC转换输出的多比特位数据，可以作为模数转换器ADC并行输出的编码信息，N+1是模数转换器的位数，代表模数转换器ADC的分辨率；而且，转换结束信号EOC_IP作为模数转换器ADC的采样转换结束信号，采样转换结束信号EOC_IP置为有效电平状态时，比如高电平状态时，模数转换器ADC并行输出代表输入的模拟信号的多比特位的二进制数（编码）。

所述模数转换器ADC采用逐次逼近型ADC(SAR_ADC)时，主要应用于中高分辨率和中高转换速率的场合，其工作原理是基于二进制算法搜索的方法，逐个比特位产生比较电压VREF，并逐次与输入电压分别比较，以逐渐逼近的方式进行A/D转换的。具体地，SAR_ADC的转换原理是把输入的模拟信号按规定的时间间隔采样（采样），并将得到的采样值依次与一系列标准的数字信号（比如D/A网络生成的参考电压值）相比较，数字信号逐次收敛，直至两种信号相等为止（量化），最后输出代表输入的模拟信号的多比特位的二进制数（编码），在本实施例中表示为并行数据AD_D[N:0]。优选地，模数转换器ADC的位数默认是12比特位，可由其内部的寄存器配置为12、10、8、6比特位，模数转换器ADC的位数取决于模数转换器ADC所需的转换精度，使得所述并转串控制系统的外部电路并行输出的位数能够根据不同应用环境进行配置。

作为一种实施例，参阅图1可知，所述并转串控制系统包括比特位索引单元、时钟同步单元、并行传输单元、并转串起止控制单元以及并转串执行单元；其中，比特位索引单元、时钟同步单元、并行传输单元、并转串起止控制单元以及并转串执行单元都接入所述系统时钟信号，并接受所述系统时钟信号的控制，从而在所述系统时钟信号的触发作用下进行信号同步处理、数据缓存、数据输出计数控制等。外部电路，用于将转换结束信号EOC_IP传输给时钟同步单元以实现对转换结束信号EOC_IP进行同步处理，还用于将并行数据AD_D[N:0]传输给并行传输单元以及时缓存并行数据AD_D[N:0]，N+1是表示并行数据所占用的位宽。在本实施例中，所述外部电路可以是能够提供转换结束信号EOC_IP和并行数据AD_D[N:0]的特定转换功能的电路，且通过所述并转串控制系统转换出的数据对所述外部电路并行输出的多比特位数据进行探测，才能获取所述外部电路对其输入信号的转换功能的执行状态，包括各个比特位数据的电平翻转状态、脉冲变化等信号特征。

时钟同步单元，用于在系统时钟信号的触发下，将转换结束信号EOC_IP同步到系统时钟信号所在的时钟域，生成边沿对齐标志信号EOC_PCLK_POS，具体是生成边沿对齐于系统时钟信号的边沿对齐标志信号EOC_PCLK_POS，在本实施例中，边沿对齐标志信号EOC_PCLK_POS是属于脉冲信号，边沿对齐标志信号EOC_PCLK_POS的同一脉冲的高电平维持时间等于系统时钟信号的时钟周期，其中，边沿对齐标志信号EOC_PCLK_POS的同一脉冲的上升沿与系统时钟信号的第一上升沿对齐，边沿对齐标志信号EOC_PCLK_POS的同一脉冲的下降沿与系统时钟信号的第二上升沿对齐，同一脉冲是属于边沿对齐标志信号EOC_PCLK_POS在高脉冲阶段的信号，第一上升沿与第二上升沿是系统时钟信号在时间上相邻的两个上升沿。

时钟同步单元，还用于在系统时钟信号的触发下，控制所述边沿对齐标志信号EOC_PCLK_POS跟随系统时钟信号的时钟节拍来延迟输出并串转换启动标志信号SYNC_EOC，即为了输出信号稳定而选择打拍输出，可以通过控制所述边沿对齐标志信号EOC_PCLK_POS延迟所述系统时钟信号的一个时钟周期，来输出并串转换启动标志信号SYNC_EOC，并将所述并串转换启动标志信号SYNC_EOC传输给并行传输单元，作为并行传输单元开始缓存所述并行数据AD_D[N:0]的标志信号。

时钟同步单元用于在系统时钟信号的触发下，将所述并串转换启动标志信号SYNC_EOC传输给并转串起止控制单元，对串行输出所需的启动信号同步至系统时钟信号所在的时钟域内；时钟同步单元还用于将边沿对齐标志信号EOC_PCLK_POS传输给比特位索引单元，对串行输出的数据所需的比特位进行同步处理；从而控制所述并转串控制系统在系统时钟信号所在的时钟域内进行串行输出。

优选地，并转串控制系统对外引出一个用于输出所述并串转换启动标志信号SYNC_EOC的起点标志信号端口，以使外部通过起点标志信号端口来探测所述时钟同步单元输出的并串转换启动标志信号SYNC_EOC，反映所述并转串控制系统将所述转换结束信号EOC_IP以及所述并行数据AD_D[N:0]同步到所述系统时钟信号所在的时钟域的情况。

比特位索引单元，用于在系统时钟信号的触发下，控制内设的计数器开始计数，并将实时获得的计数值CNTm传输给并转串起止控制单元，并将实时获得的计数值CNTm换算为比特位索引值INDEX，再将比特位索引值INDEX传输给并转串执行单元,其中，比特位索引值INDEX是从所述边沿对齐标志信号EOC_PCLK_POS的有效边沿开始，在系统时钟信号的触发下计数产生的结果；前提是所述边沿对齐标志信号EOC_PCLK_POS的上升沿到来或计满溢出的计数状态被所述比特位索引单元检测到，具体是能够检测到所述边沿对齐标志信号EOC_PCLK_POS的脉冲或上升沿，一般地，所述边沿对齐标志信号EOC_PCLK_POS的脉冲或上升沿到来之前，内设的计数器没有达到计满溢出的状态或还没开始计数，相应的计数使能信号或计数清零控制信号处于无效电平状态，比如低电平状态。

并行传输单元，用于在系统时钟信号的触发下，基于所述并串转换启动标志信号SYNC_EOC的启动作用，从外部电路并行采样所述并行数据AD_D[N:0]，并输出PD_OUT[N:0]至并转串执行单元；外部电路在并串转换启动标志信号SYNC_EOC产生，即检测到并串转换启动标志信号SYNC_EOC处于高电平状态或并串转换启动标志信号SYNC_EOC翻转为逻辑1对应的电平状态，则并行传输单元在系统时钟信号的触发下从外部电路开始采样所述并行数据AD_D[N:0]，即实施并串转换启动标志信号SYNC_EOC的启动作用，能够在系统时钟信号的至少一个时钟周期内或一个上升沿到来后将所述并行数据AD_D[N:0]缓存到并行传输单元内部的存储空间中，形成并行数据PD_OUT[N:0]。

并转串起止控制单元，用于在系统时钟信号的触发下，基于所述并串转换启动标志信号SYNC_EOC和比特位索引单元传输的计数值CNTm调整转换状态标志信号CONV_LEVEL，并将转换状态标志信号CONV_LEVEL传输给并转串执行单元。并转串起止控制单元获得所述并串转换启动标志信号SYNC_EOC的有效电平状态后，比特位索引单元内设的计数器从初始计数值至计满的一个计数周期内，维持转换状态标志信号CONV_LEVEL处于有效电平状态。其中，转换状态标志信号CONV_LEVEL可以被调整为高电平状态和低电平状态，当转换状态标志信号CONV_LEVEL维持为高电平状态时，触发并转串执行单元依据比特位索引单元内设的计数器产生的比特位索引值INDEX，控制并行传输单元缓存的对应比特位上的数据串行输出；否则，不触发并行传输单元缓存的所述并行数据AD_D[N:0]串行输出。

优选地，并转串控制系统对外引出一个用于输出转换状态标志信号CONV_LEVEL的转换标志信号端口，以使外部通过转换标志信号端口来探测并转串起止控制单元输出的转换状态标志信号CONV_LEVEL，使得外部的信号探测设备通过转换标志信号端口获知所述并转串控制系统对所述并行数据AD_D[N:0]的并转串操作维持的时间以及起止阶段的信号特征。

并转串执行单元，用于在系统时钟信号的触发下，基于转换状态标志信号CONV_LEVEL，可以在所述并转串起止控制单元传输的转换状态标志信号CONV_LEVEL置为高电平状态时，利用输出的比特位索引值INDEX从并行传输单元缓存的并行数据PD_OUT[N:0]中索引出对应比特位数据，所索引到的对应一个比特位数据为PD_OUT[INDEX]，其中，PD_OUT[N:0]是（N+1）个比特位的二进制数，每个比特位索引值INDEX对应索引一个比特位的数据PD_OUT[INDEX]，PD_OUT[INDEX]是已经缓存到所述并行传输单元中的AD_D[INDEX]，索引过程中可以通过数据通路选择结构实现，能够在系统时钟信号的触发下将并行数据AD_D[N:0]自高位向低位逐次缓存在并转串执行单元中；再将索引到的对应比特位数据移位输出，获得串行数据ADC_SDO，以使并行数据AD_D[N:0]随系统时钟信号的时钟节拍自高位向低位依次输出，其中，最先串行输出的一位二进制位数据是所述并行数据AD_D[N:0]的最高位的二进制数据；而且能够保证并行数据AD_D[N:0]输入所述并转串执行单元与由所述并转串执行单元输出串行数据ADC_SDO的同步性。

其中，并转串控制系统对外引出一个用于输出串行数据的转换结果端口，使外部通过所述转换结果端口来探测所述并转串执行单元输出的串行数据ADC_SDO，从而通过所述转换结果端口获知PD_OUT[N:0]在并串转换的各个阶段先后输出各个比特位信号特征，以串行信号的形式表示输入所述模数转换器的模拟信号的编码结果。

综上，针对模数转换器并行输出所需的端口数量过多的问题，本申请引入一个并转串控制系统，在该并转串控制系统中，所述并转串执行单元能够同时接受比特位索引单元、并行传输单元以及并转串起止控制单元的逻辑控制；所述并行传输单元在时钟同步单元提供的同步于所述系统时钟信号的标志信号的触发作用下，对所述并行数据进行同步采样；而且，在系统时钟信号的触发作用下，结合标志信号对并转串的引导时序，包括边沿对齐标志信号、并串转换启动标志信号以及转换状态标志信号，在所述比特位索引单元提供的索引信息的作用下，所述并转串执行单元跟随所述系统时钟信号的节拍倒序移位输出所述并行数据，能够以串行信号的形式表示输入所述模数转换器的模拟信号的编码结果，则并转串控制系统对外引出一个用于输出串行数据的转换结果端口，使外部通过转换结果端口来探测并转串执行单元输出的串行数据，减少对外引出的需要探测的端口的数量。

因此，所述并转串控制系统相当于为模数转换器增加的并转串电路系统，能够在原有模数转换电路所需的高速工作时钟信号下将模数转换出的并行数据转成串行数据，只需送到一个芯片引脚或端口，即可获得并行数据在各个比特位的信号特征，就可以把握并转串的各个阶段的信号特征，达到抓取SAR_ADC采样到的数据进行性能分析的目标,也减少芯片或电路对外引出的端口产生的信号干扰和芯片的封装成本，包括模数转换器和并转串控制系统封装在同一芯片内的情况。

在上述实施例的基础上，参阅图1至图3可知，所述并转串控制系统被配置为对外引出专供测试的端口，其中，所述并转串控制系统可以和所述外部电路封装在同一芯片内，该外部电路可以是模数转换电路；该芯片可以以微控制器的形式设置；专供测试的端口支持被外部的信号探测设备捕获对应输出的信号，专供测试的端口还可以与所述芯片的外围电路进行电性连接，通过所述并转串控制系统对并行数据的转换，可以让所述对外引出专供测试的端口的数量比较小，减小专供测试的端口输出的信号对外围电路造成的串扰程度。

具体地，专供测试的端口包括用于输出所述系统时钟信号PCLK的时钟信号端口、用于反馈所述外部电路（包括模数转换器）对输入的模拟信号开始采样的标志信号端口、用于输出并串转换启动标志信号SYNC_EOC的起点标志信号端口、用于输出转换状态标志信号CONV_LEVEL的转换标志信号端口、以及用于输出串行数据ADC_SDO的转换结果端口，前述专供测试的端口在所述并转串控制系统和所述外部电路封装在同一芯片内时，对外引出是表现为能够物理连接到芯片外接的引脚，以使得外部的信号探测设备通过所述专供测试的端口获知并行数据AD_D[N:0]在并串转换的各个阶段的信号特征，其中，所述系统时钟信号PCLK是所述并转串控制系统所需的工作时钟信号，不同于外部电路所需的工作时钟信号；其中，反馈所述外部电路（包括模数转换器）对输入的模拟信号开始采样的标志信号是SOC，是由所述外部电路输出。当所述外部电路是模数转换器时，这些专供测试的端口可以对外反映模数转换器采样到AD_D[N:0]的标志信息、对AD_D[N:0]进行时钟同步处理的标志信息、对AD_D[N:0]进行并转串操作的启动信号和结束信号、以及AD_D[N:0]的各个比特位数据在并转串的过程中的信号特征。

在一些实施例中，所述外部电路是模数转换器内设的电路；模数转换器通过输出所述转换结束信号来表示模数转换器结束对输入的模拟信号的一次模数转换；其中，所述系统时钟信号的频率与模数转换器所需的工作时钟信号的频率的比值是大于模数转换器的位数，所述转换结束信号EOC_IP是处于模数转换器所需的工作时钟信号所在的时钟域内；所述并行数据的位宽是等于模数转换器的位数。优选地，所述转换结束信号EOC_IP是由所述模数转换器内设的模拟电路输出；所述转换结束信号EOC_IP置为高电平状态时，表示模数转换器结束对输入的模拟信号的一次模数转换，并能够启动所述模数转换器内设的模拟电路开始并行输出所述并行数据，即通过并行端口输出所述并行数据给所述并转串控制系统，但尚不允许并行端口被外部的探测设备所捕获，则可以将所述模数转换器内设的模拟电路的并行端口封装在所述并转串控制系统的内部。所述模数转换器内设的模拟电路输出所述转换结束信号EOC_IP时，所述模数转换器内设的模拟电路的并行端口输出所述并行数据AD_D[N:0]，用于代表输入所述模数转换器的模拟信号的多比特位的二进制数（编码信息）。

需要说明的是，所述系统时钟信号的频率与模数转换器所需的工作时钟信号ADC_CLK（图中未示）的频率的比值是大于模数转换器的位数，优选地，所述系统时钟信号PCLK的频率一般为36MHz或72MHz等，模数转换器的位数是12位时，PCLK的频率必须大于12倍的ADC_CLK频率；其中，模数转换器所需的工作时钟信号ADC_CLK的频率一般为32K。

在一些实施例中，参阅图2可知，模数转换器ADC的位数（N+1）是等于所述并行数据的位宽(N+1)；所述系统时钟信号PCLK是并转串控制系统所需的工作时钟信号，作为所述并转串控制系统内部的各个时序逻辑单元所需的主时钟信号，可以是所述并转串控制系统内部的时钟源产生；同时，对于所述并转串控制系统，所述并转串控制系统内部的各个时序逻辑单元都需接入的使能信号是模块使能信号ADC_EN，模块使能信号ADC_EN可以是来源于模数转换器ADC；对于所述并转串控制系统，所述并转串控制系统内部的各个时序逻辑单元都需接入的复位信号是系统复位信号PRESETn，系统复位信号PRESETn也可以是来源于模数转换器ADC，以保证所述并转串控制系统对所述模数转换器ADC输出的并行数据AD_D[N:0]和所述转换结束信号EOC_IP的接收同步性。

作为一种实施例，结合图1和图2可知，图1所示的时钟同步单元包括图2所示的第一延迟器和第二延迟器；第一延迟器的数据输入端输入所述转换结束信号EOC_IP；第一延迟器用于在所述系统时钟信号PCLK的触发下，基于所述转换结束信号EOC_IP的边沿与所述系统时钟信号PCLK中滞后产生的同一跳变方向的的边沿之间的时间间隔，将所述转换结束信号EOC_IP同步到系统时钟信号PCLK所在的时钟域，获得所述边沿对齐标志信号EOC_PCLK_POS，使得所述转换结束信号EOC_IP被延迟为第一次与系统时钟信号PCLK同步；其中，所述转换结束信号EOC_IP的边沿与所述系统时钟信号PCLK中滞后产生的同一跳变方向的边沿可以都是上升沿。

第一延迟器的数据输出端连接第二延迟器的数据输入端，第二延迟器用于在所述系统时钟信号PCLK的触发下，将所述边沿对齐标志信号EOC_PCLK_POS延迟输出，具体是跟随所述系统时钟信号PCLK的时钟节拍输出，比如打一个时钟节拍后输出，即延迟所述系统时钟信号PCLK的一个时钟周期输出。则第二延迟器的数据输出端用于输出所述并串转换启动标志信号SYNC_EOC；所述时钟同步单元还可以将并串转换启动标志信号SYNC_EOC传输到所述并转串起止控制单元以触发所述并转串执行单元开始采样并行数据PD_OUT[N:0]中索引到的比特位数据，所述时钟同步单元还可以将并串转换启动标志信号SYNC_EOC传输到所述起点标志信号端口以便于被外部的信号探测设备抓取用于确定所述并转串控制系统内对于并行数据AD_D[N:0]的并行转串行操作是否启动。需要说明的是，所述转换结束信号EOC_IP和所述并串转换启动标志信号SYNC_EOC分别受不同的时钟域控制，其中，所述边沿对齐标志信号EOC_PCLK_POS、所述并串转换启动标志信号SYNC_EOC以及所述系统时钟信号PCLK处于同一时钟域；则为了确保并行数据AD_D[N:0]的并行转串行操作的启动是能够同步到所述系统时钟信号PCLK所在的时钟域，所述系统时钟信号PCLK与所述并串转换启动标志信号SYNC_EOC同步，所述并串转换启动标志信号SYNC_EOC与所述边沿对齐标志信号EOC_PCLK_POS同步，所述并串转换启动标志信号SYNC_EOC与所述边沿对齐标志信号EOC_PCLK_POS所维持的脉冲信号的脉冲宽度可以等于所述系统时钟信号PCLK的时钟周期的整数倍；为了加快并串转换速度，优选地，所述并串转换启动标志信号SYNC_EOC的脉冲宽度与所述边沿对齐标志信号EOC_PCLK_POS的脉冲宽度都等于所述系统时钟信号PCLK的时钟周期。

从硬件实现的角度看，第一延迟器可以包括多个级联连接的触发器、以及组合逻辑电路，以达到将所述转换结束信号EOC_IP同步到系统时钟信号PCLK所在的时钟域的时序效果；第二延迟器包括至少一个触发器，起到基本的延时输出效果；所述时钟同步单元所包括的每个触发器的时钟端以及第二延迟器所包括的触发器的时钟端都接入所述系统时钟信号PCLK。

具体地，在上述实施方式的基础上，各个逻辑电路单元之间的联系如下：所述第一延迟器包括第一触发器、第二触发器、第三触发器以及组合逻辑单元；第一触发器的数据输出端与第二触发器的数据输入端连接，第二触发器的数据输出端与第三触发器的数据输入端连接；第二触发器的数据输出端与第三触发器的数据输出端分别连接到组合逻辑单元的对应数据输入端；其中，所述组合逻辑单元没有接入所述系统时钟信号；所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端都接入所述系统时钟信号PCLK。由本领域技术人员可理解的是，所述第一触发器的使能端、所述第二触发器的使能端和所述第三触发器的使能端都接入所述模块使能信号ADC_EN；所述第一触发器的复位端、所述第二触发器的复位端和所述第三触发器的复位端都接入所述系统复位信号PRESETn。

所述第一触发器的数据输入端用于输入转换结束信号EOC_IP，并能够缓存转换结束信号EOC_IP，其中，所述第一触发器的数据输入端是第一延迟器的数据输入端；所述第一触发器，用于在所述系统时钟信号PCLK的触发下，将输入的转换结束信号EOC_IP的有效边沿延迟至第一次与所述系统时钟信号PCLK的有效边沿对齐，获得第一边沿对齐信号，再将第一边沿对齐信号传输给第二触发器，等效于在所述系统时钟信号的触发下将转换结束信号EOC_IP延迟一个参考脉冲周期再输出给第二触发器，即打一个时钟节拍再输出寄存的转换结束信号EOC_IP给第二触发器，此时，延迟一个参考脉冲周期后的转换结束信号EOC_IP成为第一边沿对齐信号。第二触发器，用于将第一边沿对齐信号的有效边沿延迟至再次与所述系统时钟信号的有效边沿对齐，获得第二边沿对齐信号，即第一边沿对齐信号在第二触发器内寄存一个时钟节拍后输出为第二边沿对齐信号；也等效于在所述系统时钟信号的触发下将转换结束信号EOC_IP延迟两个参考脉冲周期再输出为第二边沿对齐信号，即转换结束信号EOC_IP在所述系统时钟信号的触发下延迟至第二次与所述系统时钟信号PCLK的有效边沿对齐；再将第二边沿对齐信号分别传输给第三触发器和组合逻辑单元，使得第三触发器和组合逻辑单元能够同时接收到同一所述第二边沿对齐信号。

所述第三触发器，用于将第二边沿对齐信号的有效边沿延迟至再次与所述系统时钟信号的有效边沿对齐，获得第三边沿对齐信号，即第二边沿对齐信号在第三触发器内寄存一个时钟节拍后输出为第三边沿对齐信号；也等效于在所述系统时钟信号的触发下将转换结束信号EOC_IP延迟三个参考脉冲周期再输出为第三边沿对齐信号，即转换结束信号EOC_IP在所述系统时钟信号的触发下延迟至第三次与所述系统时钟信号PCLK的有效边沿对齐；再将第三边沿对齐信号传输给组合逻辑单元，则组合逻辑单元对第三边沿对齐信号和所述第二边沿对齐信号进行组合逻辑处理，而没有引入第一边沿对齐信号，提高所述组合逻辑单元所需处理的信号的稳定性。需要说明的是，所述系统时钟信号的触发一般是所述系统时钟信号的有效边沿触发，比如相关触发器的时钟端每接收到一个上升沿，则触发一次数据寄存操作。

所述组合逻辑单元用于输出所述边沿对齐标志信号EOC_PCLK_POS，所述边沿对齐标志信号EOC_PCLK_POS可以是基于第二边沿对齐信号与第三边沿对齐信号的逻辑运算得到的脉冲信号。其中，在在所述系统时钟信号PCLK的触发下，第二边沿对齐信号的有效边沿比第三边沿对齐信号的有效边沿先到来；所述边沿对齐标志信号当中的脉冲宽度等于所述系统时钟信号的时钟周期。第一延迟器的数据输出端是组合逻辑单元的输出端，组合逻辑单元的输出端与第二延迟器的数据输入端连接；所述组合逻辑单元，用于在第二边沿对齐信号处于第一电平状态且第三边沿对齐信号处于第二电平状态时，能够获得所述边沿对齐标志信号EOC_PCLK_POS并输出给第二延迟器，所述组合逻辑单元还将所述边沿对齐标志信号EOC_PCLK_POS传输给所述比特位索引单元，且将输出的边沿对齐标志信号EOC_PCLK_POS置为第一电平状态；第一电平状态与第二电平状态是相反的逻辑电平状态，为了保证电平信号的有效性，一般地，第一电平状态表示逻辑1对应的电平状态时，第二电平状态表示逻辑0对应的电平状态。

优选地，所述转换结束信号EOC_IP是存在一个上升沿的信号，但不一定是脉冲信号，存在较长的高电平保持时间；转换结束信号EOC_IP的有效边沿、所述系统时钟信号PCLK的有效边沿、所述第一边沿对齐信号的有效边沿、以及所述第二边沿对齐信号的有效边沿都是上升沿；其中，所述转换结束信号EOC_IP的上升沿延迟至第二次与所述系统时钟信号的上升沿对齐时，延迟后的转换结束信号EOC_IP的上升沿对齐于所述边沿对齐标志信号EOC_PCLK_POS的上升沿；其中，第一电平状态是高电平状态，对应为逻辑1对应的电平状态，第二电平状态是低电平状态，对应为逻辑0对应的电平状态；所述边沿对齐标志信号EOC_PCLK_POS和所述并串转换启动标志信号SYNC_EOC都属于脉冲信号且都是高电平有效，以降低对所述模数转换器的内外电路的干扰。

在一些实施例中，所述组合逻辑单元至少包括非门逻辑电路、与门逻辑电路以及选择器；组合逻辑单元的输出端是选择器的数据输出端，选择器的数据输出端与第二延迟器的数据输入端连接；与门逻辑电路可以存在至少两个输入端，与门逻辑电路的第一输入端用于输入第二边沿对齐信号，与门逻辑电路的第二输入端连接非门逻辑电路的输出端，与门逻辑电路将第二边沿对齐信号和取反后的第三边沿对齐信号进行作与操作，输出与操作的结果；非门逻辑电路的输入端用于输入第三边沿对齐信号；与门逻辑电路的输出端分别连接选择器的选择端和数据输入端；选择器还设置一个数据输入端专门接入处于第二电平状态的信号，一般是低电平状态的信号，对应为逻辑0对应的电平信号。所述组合逻辑单元中，通过非门逻辑电路接收所述第三边沿对齐信号，获得取反后的第三边沿对齐信号，这里的取反操作是翻转第三边沿对齐信号当前所处的电平状态；再通过与门逻辑电路将第二边沿对齐信号和取反后的第三边沿对齐信号作与操作，再在该与操作的结果存在第一电平状态时，通过选择器将该与操作的结果输出至第二延迟器的数据输入端，并将该与操作的结果标记为边沿对齐标志信号EOC_PCLK_POS；至于该与操作的结果处于第二电平状态时，可以将边沿对齐标志信号EOC_PCLK_POS置为第二电平状态的信号并输出，或者，通过选择器将置为第二电平状态的信号输出至第二延迟器的数据输入端，表示没有产生边沿对齐标志信号EOC_PCLK_POS或边沿对齐标志信号EOC_PCLK_POS没有处于第一电平状态。

例如，在第一电平状态表示逻辑1对应的电平状态的情况下，即第一电平状态表示高电平状态的情况下，所述组合逻辑单元在第二边沿对齐信号处于高电平状态且第三边沿对齐信号处于低电平状态时，产生边沿对齐标志信号EOC_PCLK_POS并将其输出，输出的边沿对齐标志信号EOC_PCLK_POS处于高电平状态，输出逻辑1对应的电平信号；所述组合逻辑单元在第二边沿对齐信号不处于高电平状态或第三边沿对齐信号不处于低电平状态时，输出逻辑0对应的电平信号，以使得边沿对齐标志信号EOC_PCLK_POS形成脉冲信号。

在上述实施例的基础上，第二延迟器至少包括第四触发器；第二延迟器的数据输入端是第四触发器的数据输入端，则所述组合逻辑单元的输出端连接第四触发器的数据输入端。所述第四触发器，用于在接收到所述组合逻辑单元输出的所述边沿对齐标志信号EOC_PCLK_POS后，在所述系统时钟信号PCLK的触发下，将所述边沿对齐标志信号EOC_PCLK_POS延迟一个参考脉冲周期，再将延迟一个参考脉冲周期后的边沿对齐标志信号EOC_PCLK_POS输出，获得所述并串转换启动标志信号SYNC_EOC，所述第四触发器还将所述并串转换启动标志信号分别输出至所述起点标志信号端口、并行传输单元以及并转串起止控制单元；在本实施例中，所述边沿对齐标志信号EOC_PCLK_POS在第四触发器内打一个时钟节拍再输出所述并串转换启动标志信号SYNC_EOC给所述起点标志信号端口。优选地，将所述并串转换启动标志信号SYNC_EOC视为代表所述起点标志信号端口输出的信号。需要说明的是，所述系统时钟信号的时钟周期是参考脉冲周期，参考脉冲周期等于所述系统时钟信号当中相邻的两个上升沿之间的时间间隔。

综上，从所述第一边沿对齐信号、所述第二边沿对齐信号、所述第三边沿对齐信号到所述边沿对齐标志信号EOC_PCLK_POS，这一些控制信号或表示信号变化的标志信号都需触发器的缓冲、打拍输出等；在所述系统时钟信号的频率与模数转换器所需的工作时钟信号的频率的比值固定不变的前提下，在利用数据延时来达到时钟同步的目的，也能够利用组合逻辑去处理所述第二边沿对齐信号和所述第三边沿对齐信号来减少时钟偏移所导致的所述比特位索引单元的计数值变化较大的现象、并转串起止控制单元产生的所述转换状态标志信号CONV_LEVEL不稳定的现象，进而减少所述并转串执行单元对并行传输单元当中的并行数据转换错误的几率。因此，避免输入信号扰动对已写入配置的影响，确保数据稳定性。

作为一种实施例，结合图1和图2可知，所述比特位索引单元包括采样计数器与索引值转换器；采样计数器，用于在检测到所述边沿对齐标志信号EOC_PCLK_POS处于第一电平状态或计数使能信号处于第一电平状态后，在系统时钟信号PCLK的触发下，若检测到系统时钟信号PCLK的下一个有效边沿到来，则将采样计数器的计数值CNTm置为初始计数值（比如数值0）以从初始计数值开始计数，并将计数使能信号置为第二电平状态，其中，第一电平状态与第二电平状态是相反的逻辑电平状态；然后，每当检测到系统时钟信号PCLK的有效边沿时，计数一次，直至计满，再将计数使能信号置为第一电平状态；即计数值CNTm达到所述采样计数器的模值与数值1的差值，该差值可以预先配置到所述采样计数器内设的功能寄存器中，优选地，每检测到系统时钟信号PCLK的一个上升沿，则加一计数一次；其中，所述并行数据AD_D[N:0]的位数（N+1）等于采样计数器的模值，当所述外部电路采用模数转换器ADC时，模数转换器ADC的位数等于采样计数器的模值。需要说明的是，二进制计数器的模值指的是计数器所能表示的最多的计数状态。

当所述系统时钟信号的有效边沿是上升沿时，所述第一电平状态是高电平状态，是逻辑1对应的电平信号；所述第二电平状态是低电平状态是逻辑0对应的电平信号。每当采样计数器的计数值CNTm达到采样计数器的模值与数值1的差值，采样计数器将计满标志信号置为高电平状态，在维持所述系统时钟信号的时钟周期之后，将计数使能信号置为低电平状态，以使得所述计满标志信号输出为脉冲信号。

所述索引值转换器，用于控制采样计数器的模值与数值1的差值与采样计数器产生的计数值CNTm相减，再将相减的差值设置为比特位索引值INDEX，再将当前设置出的比特位索引值INDEX传输给所述并转串执行单元，但是所述索引值转换器不接入所述系统时钟信号PCLK，则不受所述系统时钟信号PCLK的控制。

在一些实施例中，为了在硬件电路计算过程中不对计数值的符号位进行识别，将采样计数器的模值与数值1的差值与采样计数器产生的计数值相减的操作转换为将采样计数器的模值与数值1的差值加上采样计数器产生的计数值的补码，由于采样计数器产生的计数值的补码是采样计数器产生的计数值取反加一的结果，所以，采样计数器的模值与数值1的差值加上采样计数器产生的计数值的补码这一相加操作简化为采样计数器的模值加上采样计数器产生的计数值的反码。具体地，索引值转换器包括加法器以及非门逻辑电路；非门逻辑电路的输入端用于输入所述采样计数器产生的计数值CNTm，非门逻辑电路用于将输入的计数值CNTm取反，输出计数值的反码；非门逻辑电路的输出端与加法器的第一输入端连接，加法器的第二输入端用于输入采样计数器的模值；加法器用于将所述计数值的反码与所述模值相加，再将相加的结果输出为所述比特位索引值INDEX，实现将采样计数器的模值与数值1的差值与采样计数器产生的计数值CNTm的差值设置为比特位索引值INDEX；其中，采样计数器的模值是预先配置，而且，采样计数器的计数值、模值都可以使用多比特位的二进制数表示。从而简化硬件计算电路的设计，也便于被计算机软件环境识别。

因此，在所述比特位索引单元中，在检测到所述边沿对齐标志信号EOC_PCLK_POS翻转为第一电平状态后，比如翻转为高电平状态后，每当检测到系统时钟信号的有效边沿时，比如检测到上升沿，采样计数器加一计数一次，则采样计数器的计数驱动作用下，每当采样计数器获得一个计数值CNTm，则索引值转换器将该计数值CNTm按逻辑非取反，获得计数值的反码，再将所述计数值的反码与所述模值相加，则输出的相加结果形成的排列等效于采样计数器依次计数产生的计数值CNTm的倒序排列，其中，输出的相加结果是所述比特位索引值INDEX；若所述并行数据AD_D[11:0]是AD_D[N:0]，则采样计数器是4位计数器且采样计数器的模值是12，在检测到所述边沿对齐标志信号EOC_PCLK_POS翻转为第一电平状态后，所述系统时钟信号PCLK的第二个上升沿到来时，进行对所述并行数据的采样和转换的阶段，采样计数器的加一计数产生的计数值CNTm依次是0、1、2、3、...、11（自左向右依次是：所述并行数据的最低位的序号向所述并行数据的最高位的序号递增），则所述比特位索引值INDEX依次是11、10、...、1、0（自左向右依次是：所述并行数据的最高位的序号向所述并行数据的最低位的序号递减）。

作为一种实施例，并转串起止控制单元包括转换控制寄存器；并转串起止控制单元的输入端用于输入所述并串转换启动标志信号SYNC_EOC以配合系统时钟信号PCLK形成寄存器的触发条件，形成并串转换启动标志信号SYNC_EOC的启动作用，这里公开的并串转换启动标志信号SYNC_EOC可以作为转换控制寄存器的数据输入或使能输入。转换控制寄存器的时钟端用于输入所述系统时钟信号PCLK，转换控制寄存器的置位端可以输入所述采样计数器产生的计数值CNTm；转换控制寄存器的数据输出端用于输出转换状态标志信号CONV_LEVEL至所述并转串执行单元。具体地，转换控制寄存器，用于在检测到所述并串转换启动标志信号SYNC_EOC处于第一电平状态后，若系统时钟信号PCLK的下一个有效边沿到来，则将转换状态标志信号CONV_LEVEL调整为处于第一电平状态，并将转换状态标志信号CONV_LEVEL传输给所述并转串执行单元，触发所述并转串执行单元开始工作；转换状态标志信号CONV_LEVEL的上升沿比所述并串转换启动标志信号SYNC_EOC的上升沿晚一个所述系统时钟信号PCLK的时钟周期到来，则受转换状态标志信号CONV_LEVEL控制的并转串执行单元对并行数据的串行输出，可以比所述比特位索引单元的计数晚一个时钟周期执行。转换控制寄存器，还用于在所述采样计数器计满并将计数值CNTm置为初始计数值后，若系统时钟信号PCLK的下一个有效边沿到来，则将转换状态标志信号CONV_LEVEL调整为处于第二电平状态，并将转换状态标志信号CONV_LEVEL传输给所述并转串执行单元，触发所述并转串执行单元停止串行输出，或确定停止对所述并行数据AD_D[N:0]进行串行输出，其中，第一电平状态与第二电平状态是相反的逻辑电平状态，其中，转换控制寄存器还用于将所述转换状态标志信号CONV_LEVEL输出至所述转换标志信号端口，以便于被外部探测设备监视所述并转串控制系统对并行数据AD_D[N:0]的并转串操作过程。

因此，本实施例中，转换状态标志信号CONV_LEVEL接受计数值CNTm和/或所述并串转换启动标志信号SYNC_EOC共同控制，且在检测到所述并串转换启动标志信号SYNC_EOC的第一个脉冲后，在计数值CNTm从初始计数值0开始加一计数至所述采样计数器的最大计数值（即采样计数器的模值与数值1的差值）以及由最大计数值恢复为初始计数值0这一计数周期内，触发所述并转串执行单元对所述并行数据AD_D[11:0]的所有比特位的遍历并实时进行并转串操作，而转换状态标志信号CONV_LEVEL在这一计数周期内维持第一电平状态。

作为一种实施例，并行传输单元包括并行寄存器；在本实施例中，并行寄存器用于存放AD_D[N:0]这N+1位二进制代码。所述并行寄存器的时钟端用于输入所述系统时钟信号，并行寄存器是并行输入并行输出寄存器。并行寄存器的数据输入端用于并行输入所述并行数据，并行寄存器的数据输出端用于并行输出其已缓存的数据给所述并转串执行单元，优选地能够在1个时钟周期内将所述并行数据AD_D[N:0]的所有比特位完全并行缓存起来，而且能够在（N+1）个时钟周期内将并行数据PD_OUT[N:0]的所有比特位并行输出给所述并转串执行单元或被所述并转串执行单元读取（涉及到的读取周期可以是（N+1）个时钟周期，这里的时钟周期是指所述系统时钟信号PCLK的时钟周期），以便于所述并转串执行单元具有足够的时间去索引读取所有比特位数据。在本实施例中，所述并行寄存器用于在检测到所述并串转换启动标志信号SYNC_EOC处于第一电平状态时，若检测到所述系统时钟信号PCLK的有效边沿，则开始从所述模数转换器的捕获所述并行数据AD_D[N:0]，并缓存所述并行数据，由于在检测到所述并串转换启动标志信号SYNC_EOC处于有效电平状状态或检测到对应的脉冲信号才开始在所述系统时钟信号PCLK的触发下进行采样，所以，所述并行传输单元实现将所述并行数据AD_D[N:0]同步至所述系统时钟信号PCLK所在的时钟域，然后输出为并行数据PD_OUT[N:0]，则并行数据PD_OUT[N:0]相对于并行寄存器采样并行数据AD_D[N:0]延迟一个时钟周期输出至所述并转串执行单元。

作为一种实施例，结合图1和图2可知，所述并转串执行单元，用于在检测到转换状态标志信号CONV_LEVEL置为第一电平状态的情况下，每当检测到所述系统时钟信号PCLK的有效边沿，则按照所述比特位索引单元当前传输过来的比特位索引值INDEX，从并行传输单元输出的并行数据PD_OUT[N:0]当中索引出对应比特位数据PD_OUT[INDEX]，再通过移位寄存器将当前索引到的比特位数据PD_OUT[INDEX]输出至所述转换结果端口，获得所述串行数据ADC_SDO=PD_OUT[INDEX]，这里是一个转换结果端口输出一个比特位数据；直至将并行数据PD_OUT[N:0]当中所有比特位的数据都按照比特位索引值INDEX（所述比特位索引单元在所述系统时钟信号PCLK的触发下计数产生）移位输出，确定完成对所述并行数据PD_OUT[N:0]或AD_D[N:0]的一次并转串操作，而且是在所述系统时钟信号PCLK所属的时钟域内完成采样和转换。

在本实施例中，在检测到转换状态标志信号CONV_LEVEL置为第一电平状态的情况下，所述并转串执行单元会随着所述系统时钟信号PCLK的时钟节拍可以在计数值CNTm从计数值1计数至所述采样计数器的最大计数值（即采样计数器的模值与数值1的差值）再由最大计数值恢复为初始计数值0这一计数阶段内，对并行数据PD_OUT[N:0]被索引到的比特位的遍历进行移位输出以实现并转串操作。其中，所述并转串执行单元会保持在（N+1）个时钟周期内，按照所述系统时钟信号PCLK的时钟节拍下接收到的比特位索引值INDEX，从并行传输单元中读取出并行数据的对应比特位数PD_OUT[INDEX]并输出成为所述串行数据，从而以串行数据来代表所述并行数据AD_D[N:0]的每个比特位数据的信号特征，仅使用一个专供测试的端口输出即可获得所有比特位的信号特征。

在本实施例中，所述并转串执行单元包括移位寄存器，移位寄存器是支持并行输入和串行输出；所述并转串执行单元在硬件实施上可以采用移位寄存器实现，而是支持并行输入串行输出的移位寄存器；移位寄存器的并行输入端用于输入所述并行传输单元所输出的并行数据PD_OUT[N:0]；移位寄存器的数据输出端连接所述转换结果端口，用于输出所述串行数据ADC_SDO。移位寄存器可以按照实时计数出的比特位索引值INDEX对应的排序，从并行数据PD_OUT[N:0]中缓存对应索引到的比特位并逐个比特位地输出，具体是从高比特位到低比特位的顺序移位输出。所述移位寄存器是由具有存储功能的触发器组合起来构成的，一个触发器可以存储1位二进制代码，故存放（N+1）位二进制代码的寄存器，需用（N+1）个触发器来构成，可以提供（N+1）个数据输入端以并行输入并行数据PD_OUT[N:0]，但只提供一个数据输出端以输出串行数据ADC_SDO=PD_OUT[INDEX]并能够引出到系统的外部，相对于并行引出多个比特位的AD_D[N:0]所需的引脚端口的数量，本实施例显著降低对外引出的可探测端口的数目。

基于前述比特位索引单元对应的实施例，所述并转串执行单元利用先后设置出的比特位索引值INDEX从并行数据PD_OUT[N:0]当中索引到的对应比特位数据的排序是所述并行数据PD_OUT[N:0]中自高比特位数据向低比特位数据的排序，使得采样计数器实时产生的计数值CNTm排序的反序形成所述并转串执行单元串行输出的各个比特位数据的顺序；其中，所述并行数据PD_OUT[N:0]的每个比特位都对应于所述系统时钟信号PCLK的一个脉冲，使得所述系统时钟信号PCLK的每个上升沿到来时，所述并转串执行单元采样所述并行传输单元传输的并行数据PD_OUT[N:0]的一个比特位，实现串行输出ADC_SDO，具体地，最先输出的ADC_SDO是PD_OUT[N],即并行数据的最高比特位，对应的比特位索引值INDEX是所述采样计数器计数出的计数值0，即所述采样计数器的初始计数值；在并行数据PD_OUT[N:0]中，排序越大的比特位处的二进制数据被配置为越先转换出所述串行数据；再将索引到的对应比特位数据移位输出，获得串行数据，以使并行数据自高位向低位依次输出；并转串控制系统对外引出一个用于输出串行数据的转换结果端口，使外部通过转换结果端口来探测并转串执行单元输出的串行数据，当输出所述并行数据AD_D[N:0]的外部电路是属于模数转换器时，所述串行数据则以串行信号的形式表示输入模数转换器的模拟信号的编码结果。

在前述实施例中，所述系统时钟信号的有效边沿是上升沿时，第一电平状态是高电平状态，对应为逻辑1对应的电平状态，第二电平状态是低电平状态，对应为逻辑0对应的电平状态。相关寄存器都是由具有存储功能的触发器构成，进而可以构成计数器；另外，寄存器还应有执行数据接收和清除命令的控制电路，一般由门电路构成，以满足寄存器所需的缓存更新、清零、置1等基本功能操作。图2所示的采样计数器、转换控制寄存器、并行传输单元以及所述并转串执行单元的时钟端都接入所述系统时钟信号PCLK。由本领域技术人员可理解的是，采样计数器、转换控制寄存器、并行传输单元以及所述并转串执行单元的使能端都接入所述模块使能信号ADC_EN；采样计数器、转换控制寄存器、并行传输单元以及所述并转串执行单元的复位端都接入所述系统复位信号PRESETn。

综上，并转串执行单元，用于在并转串起止控制单元传输的转换状态标志信号置为高电平状态时，在系统时钟信号的触发下，利用输出的比特位索引值从并行传输单元传输的并行数据索引出对应比特位数据，再将索引到的对应比特位数据移位输出，获得串行数据，以使并行数据自高位向低位依次输出，而且，并转串控制系统对外引出一个用于输出串行数据的转换结果端口，所述外部电路是属于模数转换电路时，外部通过转换结果端口来探测并转串执行单元输出的串行数据，以串行信号的形式表示输入模数转换器的模拟信号的编码结果。所述并转串控制系统相当于为模数转换器增加的并转串电路，能够在原有模数转换电路所需的高速工作时钟信号下将模数转换出的并行数据转成串行数据，只需送到一个芯片引脚，即可获得并行数据在各个比特位的信号特征，就可以把握并转串的各个阶段的信号特征，从而达到抓取SAR_ADC采样后数据进行性能分析的目标,也减少芯片或电路对外引出的端口产生的信号干扰和芯片的封装成本，包括模数转换器和并转串控制系统封装在同一芯片内的情况。

在此基础上，本申请公开的并转串控制系统，能够为所述外部电路（包括模数转换器、或其它具有并行端口的电路且支持将输入的信号转换为并行数据的电路）所输出的并行数据引入并行传输单元进行数据并行对接处理，以将同步到系统时钟信号所在的时钟域；还为所述外部电路输出的转换结束信号引入时钟同步单元、比特位索引单元、并转串起止控制单元进行相关控制信号的同步处理，以使转换结束信号被延迟为边沿对齐于系统时钟信号的同一跳变方向的边沿的标志信号（并串转换启动标志信号）并以输出脉冲信号的形式对外引出，以使转换结束信号还可以被延迟为对齐于系统时钟信号的边沿且能够标志所述比特位索引单元的计数溢满状态的标志信号（转换状态标志信号）；则在时钟同步单元输出的并串转换启动标志信号、并转串起止控制单元输出的转换状态标志信号被外部通过相应端口探测时，能够在同步到同一时钟域的条件下以相对独立的脉冲信号来跟踪标志并转串操作的开始信息、并转串的结束信息、并转串所需比特位的计数起止信息，所以不需要对相邻位置上的并行输出端口进行探测，而本申请被外部端口探测的相关信号最大程度地减少模数转换器内外相靠近电路的信号干扰，而且数量较少。

基于前述并转串控制系统的实施例，本申请还公开一种芯片，该芯片集成所述并转串控制系统及所述外部电路，所述芯片的封装对外引出的专供测试的引脚包括转换结果引脚，其中，所述转换结果端口的物理外接管脚是所述转换结果引脚，对应到图3的左侧的芯片MCU1，所述外部电路是模数转换器ADC，并转串控制系统的转换结果端口用于输出串行数据ADC_SDO，图3的左侧的用于标记ADC_SDO的转换结果引脚与并转串控制系统的转换结果端口连接，作为转换结果端口的物理外接管脚。本实施例中所述芯片的封装对外引出的专供测试的引脚只是所述转换结果引脚，能够在原有模数转换电路所需的高速工作时钟信号下将模数转换出的并行数据转成串行数据，只需送到一个芯片引脚，即可获得并行数据在各个比特位的信号特征，就可以把握并转串的各个阶段的信号特征，从而达到抓取SAR_ADC采样后数据进行性能分析的目标,也减少芯片或电路对外引出的端口产生的信号干扰和芯片的封装成本，包括模数转换器和并转串控制系统封装在同一芯片内的情况。

图3的左侧的芯片MCU1当中，专供测试的芯片引脚还可以包括用于输出所述系统时钟信号PCLK的时钟信号引脚、用于反馈所述模数转换器ADC对输入的模拟信号开始采样的标志信号SOC的引脚、用于输出并串转换启动标志信号SYNC_EOC的起点标志信号引脚、以及用于输出转换状态标志信号CONV_LEVEL的转换标志信号引脚，因此，图3的左侧的芯片封装MCU1当中累计引出5个专供芯片测试的芯片引脚，即可让外部的信号探测设备通过所述专供测试的引脚获知并行数据AD_D[N:0]在并串转换的各个阶段的信号特征。

值得注意的是，图3的右侧的芯片MCU2当中，集成模数转换器ADC，但没有集成所述并转串控制系统，专供测试的芯片引脚包括用于输出模数转换器ADC所需的工作时钟ADC_CLK的时钟信号引脚、用于反馈所述模数转换器ADC对输入的模拟信号开始采样的标志信号SOC的引脚、用于输出反馈所述模数转换器ADC对输入的模拟信号结束采样的标志信号EOC_IP的引脚、以及用于并行输出模数转换器ADC的(N+1)个比特位的转换结果的引脚，用于并行输出模数转换器ADC的(N+1)个比特位的转换结果的引脚存在(N+1)个引脚，(N+1)代表模数转换器ADC的位数，当(N+1)是大于或等于3时，图3的芯片MCU1累计引出的专供芯片测试的芯片引脚的数量小于图3的芯片MCU2当中累计引出的专供芯片测试的芯片引脚的数量，而且图3的芯片MCU2当中引出的用于并行输出模数转换器ADC的(N+1)个比特位的转换结果的引脚彼此是位置相邻的引脚，容易产生串扰，影响所要测试的信号的稳定性。

基于前述实施例，所述并转串控制系统包括比特位索引单元、时钟同步单元、并行传输单元、并转串起止控制单元与并转串执行单元；时钟同步单元用于将并转串控制系统的外部电路输出的转换结束信号同步到系统时钟信号；时钟同步单元用于将同步处理出来的边沿对齐标志信号分别传输给比特位索引单元以及并转串起止控制单元，并将边沿对齐标志信号延迟出来的并串转换启动标志信号传输给并行传输单元；并转串执行单元用于在并转串起止控制单元传输的转换状态标志信号的触发下，利用比特位索引单元输出的比特位索引值，从并行传输单元传输的并行数据中索引出对应比特位数据并输出为串行数据，使外部通过转换结果端口探测到串行数据。

在图3中，芯片MCU1对外引出用于输出串行数据的转换结果端口，芯片MCU1内部的并转串控制系统能够对模数转换器输出的并行数据进行并转串操作，以在并转串控制系统所需的系统时钟信号下进行采样和转换，串行输出被外部的逻辑分析仪或示波器等设备抓取的数据，使外部通过转换结果端口来探测所述并行数据在并转串控制系统内的转换结果，其中，该转换结果的位宽少于并行数据的位宽，即该转换结果的比特位的位数少于所述并行数据的比特位的位数，则所需引出的芯片引脚（每一条芯片引脚对应一个端口，每一个端口对应一个比特位）的数量降低。实现使用更少数量的端口对所述并行数据进行抓取和分析，减少并行端口输出的信号之间所存在的串扰对电路端口或芯片引脚测试的干扰，也减少并行端口输出的信号对外部电路内部和相靠近的电路的影响。

需要补充的是，“微控制单元(Microcontroller Unit；MCU) ，又称单片微型计算机(Single Chip Microcomputer )或者单片机，是把中央处理器(Central Process Unit；CPU)的频率与规格做适当缩减，并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。

上述实施例只为说明本发明的技术构思及特点，其目的是让熟悉该技术领域的技术人员能够了解本发明的内容并据以实施，并不能以此来限制本发明的保护范围。凡根据本发明精神实质所作出的等同变换或修饰，都应涵盖在本发明的保护范围之内。