半导体存储器装置及其制造方法

本专利申请要求于2021年12月10日在韩国知识产权局提交的第10-2021-0176522号韩国专利申请的优先权的权益，上述申请的全部内容通过引用包含于此。

技术领域

本公开涉及一种半导体装置，具体地，涉及一种半导体存储器装置及其制造方法。

背景技术

半导体装置由于其小尺寸、多功能和低成本而已被认为是电子行业中的重要元件。然而，随着电子行业的进步，对具有更高集成密度的半导体装置的需求不断增加。为了增加半导体装置的集成密度，需要减小构成半导体装置的图案的线宽。然而，越来越需要新颖且昂贵的曝光技术来减小图案的线宽，因此，增加半导体装置的集成密度变得困难。因此，为了克服在增加半导体存储器装置的集成密度时出现的各种困难，正在研究各种新技术。

发明内容

发明构思的一些实施例提供了一种简化制造半导体存储器装置的工艺并减少工艺变化的方法以及一种由该方法制造的半导体存储器装置。

根据发明构思的一些实施例，一种半导体存储器装置可以包括基底，基底包括由器件隔离层限定的有源区域，每个有源区域包括第一杂质区和第二杂质区。字线可以位于有源区域上并且在第一方向上延伸，并且位线结构可以位于字线上。每个位线结构可以包括连接到有源区域的第一杂质区的接触部以及位于所述接触部上并在与第一方向交叉的第二方向上延伸的线部。接触插塞可以位于位线结构之间并且连接到相应的第二杂质区，并且连接图案可以将接触插塞连接到有源区域的第二杂质区。每个连接图案可以包括面对所述接触部的第一表面和与第一表面相对的第二表面。当在平面图中观看时，第一表面可以在第一方向上是凹入的，并且第二表面可以在第一方向上是凸出的。

根据发明构思的一些实施例，一种半导体存储器装置可以包括基底，基底括由器件隔离层限定的有源区域，并且每个有源区域包括第一杂质区和第二杂质区。字线可以位于有源区域上并且在第一方向上延伸，并且位线结构可以位于字线上。每个位线结构可以包括连接到第一杂质区的接触部以及位于所述接触部上并在与第一方向交叉的第二方向上延伸的线部。接触插塞可以位于位线结构之间并且连接到相应的第二杂质区，连接图案可以将接触插塞中的一个接触插塞连接到相应的第二杂质区，并且分离绝缘图案可以位于所述线部下方。连接图案可以包括第一凹入表面和与第一凹入表面相对的第二凹入表面。

根据发明构思的一些实施例，一种半导体存储器装置可以包括基底，基底包括由器件隔离层限定的有源区域，每个有源区域包括第一杂质区和第二杂质区。字线可以位于有源区域上并且在第一方向上延伸，栅极介电层可以位于字线与有源区域之间，并且位线结构可以位于字线上。每个位线结构可以包括连接到有源区域的第一杂质区的接触部以及位于所述接触部上并在与第一方向交叉的第二方向上延伸的线部。接触插塞可以位于位线结构之间并且连接到相应的第二杂质区。连接图案可以将接触插塞连接到有源区域的第二杂质区，接合垫可以位于接触插塞上，间隙填充结构可以至少部分地填充接合垫之间的区域，并且电容器可以通过接触插塞和接合垫连接到第二杂质区。每个连接图案可以包括面对所述接触部的第一凹入表面以及与第一凹入表面相对的第二凸出表面。每个连接图案在其中心区域处在第一方向上的中心宽度可以小于连接图案在其边缘部分处在第一方向上的边缘宽度。

根据发明构思的一些实施例，一种制造半导体存储器装置的方法可以包括：在基底中形成用于限定有源区域的器件隔离层，每个有源区域包括第一杂质区和第二杂质区；在基底中形成在第一方向上延伸的字线；在第一方向上延伸的字线之间形成连接线；在相应的第一杂质区上形成牺牲图案；在牺牲图案的侧表面上形成模制间隔件；使由模制间隔件暴露的连接线图案化，以形成在第一方向上彼此间隔开的初步连接图案；去除牺牲图案；蚀刻在牺牲图案下方的初步连接图案的部分，以由初步连接图案形成连接图案；形成在与第一方向交叉的第二方向上延伸的位线结构，位线结构连接到第一杂质区；以及在位线结构之间形成连接到连接图案的接触插塞。

附图说明

图1是示出根据发明构思的一些实施例的半导体存储器装置的平面图。

图2是沿着图1的线A1-A2和线B1-B2截取的剖视图。

图3是沿着图1的线C1-C2截取的剖视图。

图4是示出图1的部分Q的放大平面图。

图5、图8、图11、图14、图17、图20、图23、图26和图29是示出根据发明构思的一些实施例的制造半导体存储器装置的方法的平面图。

图6、图9、图12、图15、图18、图21、图24、图27和图30分别是沿着图5、图8、图11、图14、图17、图20、图23、图26和图29的线A1-A2和线B1-B2截取的剖视图。

图7、图10、图13、图16、图19、图22、图25、图28和图31分别是沿着图5、图8、图11、图14、图17、图20、图23、图26和图29的线C1-C2截取的剖视图。

具体实施方式

现在将参照附图更全面地描述发明构思的实施例的一些示例，在附图中示出了示例实施例的方面。

图1是示出根据发明构思的一些实施例的半导体存储器装置1000的平面图。图2是沿着图1的线A1-A2和线B1-B2截取的剖视图。图3是沿着图1的线C1-C2截取的剖视图。图4是示出图1的部分Q的放大平面图。

参照图1至图4，器件隔离图案102可以布置在基底100中，以限定有源部分ACT。基底100可以是半导体基底(诸如，单晶硅基底)。每个有源部分ACT可以与其它有源部分隔离，并且可以具有岛形状。每个有源部分ACT可以是沿第三方向D3延伸的条形部分。当在平面图中观看时，有源部分ACT可以是基底100的由器件隔离图案102围绕的部分。有源部分ACT可以在第三方向D3上彼此平行地布置，并且每个有源部分ACT可以布置成使得其端部定位在相对靠近与其相邻的另一个有源部分ACT的中心。

字线WL可以设置为穿过有源部分ACT。字线WL可以位于相应的第一沟槽WT中，并且第一沟槽WT可以形成在器件隔离图案102和有源部分ACT中。字线WL可以平行于与第三方向D3交叉的第一方向D1。字线WL可以由至少一种导电材料形成或包括至少一种导电材料。栅极介电层107可以位于字线WL与第一沟槽WT的内表面之间。栅极介电层107可以由氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种。在一些实施例中，每个有源部分ACT可以与一对字线WL交叉。

第一杂质区112a可以设置在每个有源部分ACT的位于一对字线WL之间的部分中，并且一对第二杂质区112b可以设置在每个有源部分ACT的相对的边缘区域中。第一杂质区112a和第二杂质区112b可以是例如n型掺杂区。第一杂质区112a可以对应于共漏极区，并且第二杂质区112b可以对应于源极区。字线WL中的每条与同其相邻的第一杂质区112a和第二杂质区112b可以构成晶体管。

字线WL的顶表面可以低于基底100的顶表面。字线WL的底表面的高度可以根据下面的元件的材料而变化。作为示例，字线WL的底表面的设置在有源部分ACT上的部分的高度可以低于设置在器件隔离图案102上的部分的高度。

盖图案CP可以设置为覆盖每条字线WL，并且可以在第一方向D1上延伸。盖图案CP可以掩埋在基底100中，并且可以分别设置在字线WL上。盖图案CP可以填充第一沟槽WT的上部。盖图案CP可以由例如氮化硅和氮氧化硅中的至少一种形成，或者包括例如氮化硅和氮氧化硅中的至少一种。在一些实施例中，盖图案CP的侧表面可以由第一沟槽WT的内侧壁限定，并且因此可以与栅极介电层107的侧表面对齐。可选地，在一些实施例中，栅极介电层107可以沿着第一沟槽WT的侧表面延伸，以覆盖盖图案CP的侧表面的至少一部分。

中间绝缘图案105可以分别设置在盖图案CP上，并且可以分别设置在字线WL上。每个中间绝缘图案105可以在第一方向D1上延伸。在每个中间绝缘图案105中，下部的宽度可以大于上部的宽度。中间绝缘图案105可以由例如氮化硅和氮氧化硅中的至少一种形成，或者包括例如氮化硅和氮氧化硅中的至少一种。当在垂直于基底100的方向上测量时，中间绝缘图案105的厚度可以大于盖图案CP的厚度。换言之，中间绝缘图案105的部分可以具有大于位于中间绝缘图案105正下方的相应的盖图案CP的部分的厚度的厚度。

缓冲绝缘层131、第一蚀刻停止层136和第二蚀刻停止层138可以顺序地设置在中间绝缘图案105上。作为示例，缓冲绝缘层131和第二蚀刻停止层138可以是氮化硅层，并且第一蚀刻停止层136可以是氧化硅层。可选地，可以省略缓冲绝缘层131、第一蚀刻停止层136和第二蚀刻停止层138中的至少一个。当在平面图中观看时，中间绝缘图案105和缓冲绝缘层131中的每个可以具有彼此隔离的岛状图案。

位线结构BS可以设置在第二蚀刻停止层138上。每个位线结构BS可以放置在字线WL上，并且可以在与第一方向D1交叉的第二方向D2上延伸。在一些实施例中，第一方向D1可以垂直于第二方向D2，并且第三方向D3可以不垂直于第一方向D1和第二方向D2。每个位线结构BS可以包括连接到第一杂质区112a的接触部DC以及可以在第二方向D2上延伸并公共地连接到接触部DC的线部BL。当在垂直于基底100的方向上测量时，线部BL的厚度可以小于接触部DC的厚度。

接触部DC可以由至少一种半导体材料(例如，硅)、导电金属氮化物材料和/或金属材料形成，或者包括至少一种半导体材料(例如，硅)、导电金属氮化物材料和/或金属材料。线部BL可以由至少一种金属材料(例如，钨、钛或钽)形成，或者包括至少一种金属材料(例如，钨、钛或钽)。位线结构BS可以包括设置在接触部DC与线部BL之间的阻挡层166，但是本公开不限于该示例。作为示例，阻挡层166可以由至少一种导电金属氮化物材料(例如，氮化钛、氮化钨或氮化钽)形成，或者包括至少一种导电金属氮化物材料(例如，氮化钛、氮化钨或氮化钽)。在接触部DC是金属层的情况下，金属硅化物层可以设置在接触部DC与第一杂质区112a之间。作为示例，金属硅化物层可以由硅化钛、硅化钴和硅化镍中的至少一种形成，或者包括硅化钛、硅化钴和硅化镍中的至少一种。在每个接触部DC中，上宽度可以大于下宽度。也就是说，接触部DC的平面面积可以在从其顶表面朝向其底表面的方向上减小。

位线盖图案137可以分别位于位线结构BS上，以在第二方向D2上延伸。位线盖图案137可以由绝缘材料(例如，氮化硅)形成，或者包括绝缘材料(例如，氮化硅)。

间隔件SD可以设置为覆盖每个位线结构BS的相对侧表面。间隔件SD可以延伸为覆盖位线盖图案137的侧表面。间隔件SD可以由氮化硅、氧化硅和氧氮化硅中的至少一种形成，或者包括氮化硅、氧化硅和氧氮化硅中的至少一种。作为示例，间隔件SD可以包括第一间隔件层121和第二间隔件层122。第一间隔件层121可以由氮化硅形成或包括氮化硅，并且第二间隔件层122可以由氧化硅形成或包括氧化硅。间隔件SD还可以包括包含氮化硅的第三间隔件层。在一些实施例中，可以提供气隙来代替第二间隔件层122。

间隔件SD可以沿着位线结构BS或在第二方向D2上延伸。间隔件SD可以设置为覆盖接触部DC的可以在第一方向D1和其相反方向上被暴露的两个侧表面。参照图4，当在平面图中观看时，每个接触部DC可以包括分别覆盖有一对半圆形间隔件SD的相对侧表面。例如，每个接触部DC可以包括第一侧表面和第二侧表面，第一侧表面和第二侧表面可以在第一方向D1和其相反方向上被暴露，并且间隔件SD可以分别设置在每个接触部DC的第一侧表面和第二侧表面上。当在剖视图中观看时，如图2和图3中所示，间隔件SD可以设置在第四沟槽BT中，第四沟槽BT可以形成在接触部DC的两侧处。

接触部DC可以包括第三侧表面和第四侧表面，第三侧表面和第四侧表面中的每个将第一侧表面和第二侧表面彼此连接，并且侧壁绝缘图案164可以分别设置在第三侧表面和第四侧表面上。如图4的平面图中所示，当沿着接触部DC的侧表面测量时，每个侧壁绝缘图案164可以具有基本恒定的厚度t1。这是因为，在此更详细地描述的制造工艺中，通过与间隔件类似的方法形成侧壁绝缘图案164。侧壁绝缘图案164可以包括可以与接触部DC接触的第一表面和与第一表面相对的第二表面。侧壁绝缘图案164的第一表面可以在第二方向D2上凹入，并且侧壁绝缘图案164的第二表面可以在第二方向D2上凸出。

侧壁绝缘图案164可以包括多个绝缘层。作为示例，侧壁绝缘图案164可以包括第一绝缘图案161和第二绝缘图案162。第一绝缘图案161可以由氧化硅形成或包括氧化硅，并且第二绝缘图案162可以由氮化硅形成或包括氮化硅。可选地，第一绝缘图案161可以是单个绝缘层，或者可以包括三个或更多个绝缘层。

如图4中所示，接触部DC可以被一对侧壁绝缘图案164和一对间隔件SD围绕。换言之，在平面图中，每个接触部DC可以被一对间隔件SD(设置在接触部DC的第一侧表面和第二侧表面上)和一对侧壁绝缘图案164(设置在接触部DC的第三侧表面和第四侧表面上)包围。当在平面图中观看时，可以由接触部DC、一对侧壁绝缘图案164和一对间隔件SD组成的结构可以具有椭圆形和/或圆形形状。

接触插塞BC可以位于一对相邻的位线结构BS之间。接触插塞BC可以由掺杂或未掺杂的多晶硅和金属材料中的至少一种形成，或者包括掺杂或未掺杂多晶硅和金属材料中的至少一种。接触插塞BC可以彼此二维间隔开。尽管为了简洁起见，它们未如此示出，但是在一些实施例中，接触插塞BC可分别设置在将在本此更详细描述的连接图案193上。

连接图案193可以分别设置在接触插塞BC与第二杂质区112b之间。连接图案193可以分别位于第二杂质区112b上，并且可以彼此二维间隔开。在第一方向D1上布置的连接图案193可以彼此间隔开，并且位线结构BS置于连接图案193之间。在第二方向D2上布置的连接图案193可以彼此间隔开，并且中间绝缘图案105置于连接图案193之间。连接图案193可以由至少一种半导体材料形成或包括至少一种半导体材料。作为示例，连接图案193可以由掺杂或未掺杂的多晶硅和金属材料中的至少一种形成，或者包括掺杂或未掺杂的多晶硅和金属材料中的至少一种。

每个连接图案193可以与接触部DC处于同一水平。连接图案193的底表面可以高于接触部DC的底表面，并且连接图案193的顶表面可以低于接触部DC的顶表面。连接图案193可以位于中间绝缘图案105之间。

在下文中，将参照图1和图4更详细地描述连接图案193和与其相邻的元件。一对连接图案193可以位于一对接触部DC之间。所述一对连接图案193中的每个可以与同其相邻的接触部DC间隔开，并且间隔件SD置于所述一对连接图案193中的每个与接触部DC之间。一对连接图案193可以通过置于其间的分离绝缘图案196彼此间隔开。所述一对连接图案193可以被设置为关于分离绝缘图案196具有镜像对称性。

每个连接图案193可以包括第一表面SW1和第二表面SW2，第一表面SW1面对接触部DC和与其相邻的间隔件SD，第二表面SW2与第一表面SW1相对并面对分离绝缘图案196。每个连接图案193还可以包括第三表面SW3和第四表面SW4，第三表面SW3和第四表面SW4中的每个将第一表面SW1连接到第二表面SW2。间隔件SD可以延伸到第一表面SW1与接触部DC之间的区域中。第一表面SW1可以与间隔件SD接触。第二表面SW2可以与分离绝缘图案196接触。第三表面SW3和第四表面SW4可以与相应的中间绝缘图案105接触。

在此，为了简洁起见，以下描述将参照放置在图4中的分离绝缘图案196的左侧处的连接图案193，但是放置在分离绝缘图案196的右侧处的连接图案193可以具有相同或类似的特征。连接图案193的第一表面SW1可以在第一方向D1上是凹入的，并且连接图案193的第二表面SW2可以在第一方向D1上是凸出的。连接图案193的第二表面SW2的曲率半径可以大于连接图案193的第一表面SW1的曲率半径。连接图案193的第三表面SW3和第四表面SW4可以具有线形。

连接图案193在第一方向D1上的宽度可以根据位置而变化。作为示例，连接图案193的中心部分在第一方向D1上的第二宽度t2(或中心宽度)可以小于连接图案193的边缘部分在第一方向D1上的第三宽度t3(或边缘宽度)。在连接图案193中，中心部分可以被定义为与一对中间绝缘图案105等距的部分，并且边缘部分可以被定义为与第三表面SW3和第四表面SW4相邻的部分。第三宽度t3可以是第二宽度t2的1.1至2.0倍。当在第一方向D1上测量时，连接图案193可以在中心部分处具有最小宽度并且在边缘部分处具有最大宽度。

如上所述，分离绝缘图案196可以与一对连接图案193接触。换言之，分离绝缘图案196的第一表面可以与一对连接图案193中的一个的第二表面SW2接触，并且分离绝缘图案196的第二表面可以与一对连接图案193中的另一个的第二表面SW2接触。分离绝缘图案196可以包括第三表面和第四表面，第三表面和第四表面将第一表面和第二表面彼此连接并且分别与中间绝缘图案105接触。连接图案193的第二表面SW2可以朝向与其接触的分离绝缘图案196凸出。

由于一对连接图案193的第二表面SW2朝向分离绝缘图案196突出，所以分离绝缘图案196的中心部分在第一方向D1上的第四宽度t4可以小于其边缘部分在第一方向D1上的第五宽度t5。第五宽度t5可以是第四宽度t4的1.2至3.0倍。作为示例，分离绝缘图案196可以具有类似凹透镜的形状。分离绝缘图案196的中心部分可以被定义为与一对中间绝缘图案105等距的部分，并且边缘部分可以被定义为与分离绝缘图案196的第三表面和第四表面相邻的部分。分离绝缘图案196可以由氮化硅和氧氮化硅中的至少一种形成，或者包括氮化硅和氧氮化硅中的至少一种。

返回参照图1至图3，栅栏图案FP可以至少部分地填充位线结构BS之间的区域。如图1中所示，栅栏图案FP可以在第一方向D1上彼此间隔开，但是在一些实施例中，它们可以是沿着字线WL或在第一方向D1上延伸的线形图案。栅栏图案FP的侧表面结合位线结构BS的侧表面可以限定其中设置接触插塞BC的空间。栅栏图案FP可以由氮化硅和氮氧化硅中的至少一种形成，或者包括氮化硅和氮氧化硅中的至少一种。

接合垫LP可以分别位于接触插塞BC上。接合垫LP可以由含金属材料(例如，钨)形成或包括含金属材料(例如，钨)。每个接合垫LP可以电连接到接触插塞BC中的对应的接触插塞BC。接合垫LP的上部可以覆盖位线盖图案137的顶表面，并且可以具有大于接触插塞BC的宽度的宽度。如图1中所示，接合垫LP的中心可以在第一方向D1或其相反方向上从接触插塞BC的中心移位。每个线部BL的部分可以与接合垫LP竖直叠置。欧姆层可以设置在接触插塞BC与接合垫LP之间。欧姆层可以是金属硅化物层。

间隙填充结构GS可以至少部分地填充接合垫LP之间的区域。间隙填充结构GS可以设置在由接合垫LP的侧表面和位线盖图案137的侧表面限定的凹进区域中。当在平面图中观看时，间隙填充结构GS可以具有至少部分地填充二维地彼此间隔开的接合垫LP之间的空间的形状。作为示例，间隙填充结构GS的平面形状可以是包括被接合垫LP刺入的孔的网格形状。间隙填充结构GS可以由氧化硅形成或包括氧化硅。

数据存储器DS可以设置在每个接合垫LP上。在半导体存储装置为DRAM装置的情况下，数据存储器DS可以包括电容器。作为示例，数据存储器DS可以包括底部电极、顶部电极和介电层。

根据发明构思的一些实施例，能够形成与接触部的侧表面(具体地，间隔件的侧表面)对齐的连接图案。连接图案可以位于间隔件与分离绝缘图案之间。

图5、图8、图11、图14、图17、图20、图23、图26和图29是示出根据发明构思的实施例的制造半导体存储器装置的方法的平面图。图6、图9、图12、图15、图18、图21、图24、图27和图30分别是沿着图5、图8、图11、图14、图17、图20、图23、图26和图29的线A1-A2和线B1-B2截取的剖视图。图7、图10、图13、图16、图19、图22、图25、图28和图31分别是沿着图5、图8、图11、图14、图17、图20、图23、图26和图29的线C1-C2截取的剖视图。

参照图5至图7，可以在基底100中形成器件隔离图案102，以限定有源部分ACT。作为示例，可以在基底100中形成凹槽，并且可以通过用绝缘材料填充凹槽来形成器件隔离图案102。器件隔离图案102的深度可以根据有源部分ACT之间的距离而变化。作为示例，器件隔离图案102可以由氧化硅形成或包括氧化硅。

可以将杂质注入到有源部分ACT中。因此，可以在有源部分ACT中形成第一杂质区112a和第二杂质区112b。第一杂质区112a和第二杂质区112b可以具有与基底100的导电类型不同的导电类型。作为示例，在基底100具有p型导电性的情况下，第一杂质区112a和第二杂质区112b中的每个可以具有n型导电性。

可以在基底100的上部中形成第一沟槽WT。形成第一沟槽WT的步骤可以包括形成掩模图案并使用掩模图案执行各向异性蚀刻工艺。每个第一沟槽WT可以在第一方向D1上延伸。可以在相应的第一沟槽WT中形成字线WL。可以形成一对字线WL以与每个有源部分ACT交叉。在形成字线WL之前，可以在每个第一沟槽WT的内表面上形成栅极介电层107。可以通过热氧化工艺、化学气相沉积工艺和/或原子层沉积工艺形成栅极介电层107。可以在基底100上形成导电层以填充第一沟槽WT，并且可以执行回蚀或化学机械抛光工艺以在第一沟槽WT中形成字线WL。可以使字线WL凹进以具有低于有源部分ACT的顶表面的顶表面。

可以形成盖图案CP，以填充第一沟槽WT的部分。盖图案CP可以与字线WL的顶表面接触。盖图案CP可以由氮化硅和氮氧化硅中的至少一种形成，或者包括氮化硅和氮氧化硅中的至少一种。形成盖图案CP的步骤可以包括形成绝缘层以填充第一沟槽WT并执行平坦化工艺以暴露基底100的顶表面。

可以形成连接层以覆盖基底100的顶表面，然后，可以通过形成穿透连接层的第二沟槽ST来形成连接线191。连接线191可以由半导体材料形成。在一些实施例中，连接线191可以由掺杂或未掺杂的多晶硅形成，或者包括掺杂或未掺杂的多晶硅。可以通过化学气相沉积工艺或原子层沉积工艺形成连接线191。第二沟槽ST可以在第一方向D1上延伸，因此，连接线191可以在第二方向D2上彼此间隔开。第二沟槽ST可以形成为暴露盖图案CP的顶表面。

可以形成中间绝缘图案105以填充第二沟槽ST。可以通过形成氮化硅层或氮氧化硅层以填充第二沟槽ST并执行平坦化工艺来形成中间绝缘图案105。中间绝缘图案105可以与盖图案CP的顶表面接触，并且可以沿着盖图案CP或在第一方向D1上延伸。

可以在连接线191上顺序地形成缓冲绝缘层131、第一蚀刻停止层136和第二蚀刻停止层138。作为示例，缓冲绝缘层131和第二蚀刻停止层138可以由氮化硅形成或包括氮化硅，并且第一蚀刻停止层136可以由氧化硅形成或包括氧化硅。可以在第二蚀刻停止层138上顺序地形成牺牲绝缘层182和掩模层185。牺牲绝缘层182可以由相对于氧化硅和氮化硅具有蚀刻选择性的材料形成，或者包括相对于氧化硅和氮化硅具有蚀刻选择性的材料。作为示例，牺牲绝缘层182可以包括非晶碳(无定型碳)层。掩模层185可以由氮化硅和氮氧化硅中的至少一种形成，或者包括氮化硅和氮氧化硅中的至少一种。

参照图8至图10，可以由掩模层185形成掩模图案186，并且可以通过使用掩模图案186的蚀刻工艺由牺牲绝缘层182形成牺牲图案183。形成掩模图案186的步骤可以包括使用光致抗蚀剂层执行蚀刻工艺。虽然牺牲图案183可以具有如图8中所示的椭圆形状，但是在一些实施例中，牺牲图案183可以具有圆形或多边形形状。可以在牺牲图案183之间形成初步凹进区域PTR。初步凹进区域PTR的底表面可以由第二蚀刻停止层138限定。

参照图11至图13，可以形成模制间隔件187，以覆盖牺牲图案183的侧表面和掩模图案186的侧表面，并且可以执行使用掩模图案186和模制间隔件187的蚀刻工艺以扩展初步凹进区域PTR，从而形成凹进区域TR。模制间隔件187可以由氮化硅和氮氧化硅中的至少一种形成，或者包括氮化硅和氮氧化硅中的至少一种。

形成模制间隔件187的步骤可以包括：形成间隔件层以覆盖牺牲图案183的侧表面和掩模图案186的侧表面，并且对间隔件层执行各向异性蚀刻工艺。当在平面图中观看时，模制间隔件187可以具有多个椭圆连接的形状。更详细地，如图11中所示，模制间隔件187可以具有一个椭圆连接到四个其它椭圆的形状。凹进区域TR可以是被四个椭圆暴露的区域。凹进区域TR可以位于彼此相邻的四个牺牲图案183之间。

可以将凹进区域TR形成为穿透第二蚀刻停止层138、第一蚀刻停止层136、缓冲绝缘层131和连接线191并暴露器件隔离图案102的顶表面。结果，在第一方向D1上延伸的每条连接线191可以被分成在第一方向D1上彼此分离的初步连接图案192。换言之，在第一方向D1上彼此相邻的一对牺牲图案183下方的连接线191可以在该对牺牲图案183之间彼此分离。在形成凹进区域TR之后，可以去除掩模图案186，但是可以部分地留下掩模图案186(如图12和图13中所示)。

参照图14至图16，可以形成分离绝缘图案196以填充凹进区域TR。可以通过形成绝缘层以覆盖凹进区域TR并对绝缘层执行回蚀工艺来形成分离绝缘图案196。分离绝缘图案196可以由氮化硅和氧氮化硅中的至少一种形成，或者包括氮化硅和氧氮化硅中的至少一种。

可以选择性地去除牺牲图案183以形成暴露第二蚀刻停止层138的初步第三沟槽PRS。当在平面图中观看时，每个初步的第三沟槽PRS可以具有椭圆形状。牺牲图案183可以由相对于氧化硅和氮化硅具有蚀刻选择性的材料形成，或者包括相对于氧化硅和氮化硅具有蚀刻选择性的材料。作为示例，牺牲图案183可以包括无定形碳层。在这种情况下，当去除牺牲图案183时，可以减少分离绝缘图案196和模制间隔件187的损失。

参照图17至图19，可以通过使用模制间隔件187和分离绝缘图案196作为掩模的各向异性蚀刻工艺扩展初步第三沟槽PRS来形成第三沟槽RS。可以将第三沟槽RS形成为分别穿透初步连接图案192，并且暴露基底100的上部。结果，每个初步连接图案192可以被分成一对连接图案193，该对连接图案193通过置于其间的第三沟槽RS彼此分离。

参照图20至图22，可以形成初步侧壁绝缘图案163以覆盖第三沟槽RS的内侧壁。初步侧壁绝缘图案163可以包括第一绝缘图案161和第二绝缘图案162。第一绝缘图案161可以由氧化硅形成或包括氧化硅，并且第二绝缘图案162可以由氮化硅形成或包括氮化硅。可以通过形成绝缘层以覆盖第三沟槽RS并对绝缘层执行回蚀工艺来形成初步侧壁绝缘图案163。在一些实施例中，可以在回蚀工艺期间去除分离绝缘图案196的上部。

在回蚀工艺之前或之后，可通过执行灰化工艺来去除模制间隔件187。在形成初步侧壁绝缘图案163之后，可以将p型杂质注入到基底100的被第三沟槽RS暴露的有源部分ACT中。换言之，可以对第一杂质区112a执行另外的杂质注入工艺。然而，在一些实施例中，可以省略杂质注入工艺。

参照图23至图25，可以形成初步接触部PDC以填充第三沟槽RS。初步接触部PDC可以电连接和/或物理连接到第一杂质区112a。当在平面图中观看时，初步接触部PDC可以具有椭圆形状，但是本公开不限于该示例。初步接触部PDC可以由至少一种半导体材料(例如，硅)、导电金属氮化物材料或金属材料形成，或者包括至少一种半导体材料(例如，硅)、导电金属氮化物材料或金属材料。作为示例，可以通过化学气相沉积方法形成初步接触部PDC。形成初步接触部PDC的步骤可以包括平坦化工艺。在平坦化工艺期间，第二蚀刻停止层138可以被部分去除或者可以被完全去除以暴露第一蚀刻停止层136。在一些实施例中，平坦化工艺可以包括化学机械抛光工艺。

可以在初步接触部PDC上顺序地形成阻挡层166和导电层167。阻挡层166可以由至少一种导电金属氮化物材料(例如，氮化钛、氮化钨或氮化钽)形成，或者包括至少一种导电金属氮化物材料(例如，氮化钛、氮化钨或氮化钽)。导电层167可以由至少一种金属材料(例如，钨、钛或钽)形成或者包括至少一种金属材料(例如，钨、钛或钽)，但是在一些实施例中，导电层167可以由半导体材料形成或包括半导体材料。可以通过溅射法或化学气相沉积法形成阻挡层166和导电层167。

参照图26至图28，可以使导电层167图案化，以形成在第一方向D1上彼此间隔开的线部BL。可以通过在导电层167上形成位线盖图案137并使用位线盖图案137作为掩模对导电层167执行蚀刻工艺来形成线部BL。在该工艺期间，可以使可以在线部BL下方设置的初步接触部PDC图案化，以形成接触部DC。结果，可以形成包括线部BL和接触部DC的位线结构BS。

在形成接触部DC期间，可以部分地去除接触部DC与连接图案193之间的初步侧壁绝缘图案163以形成第四沟槽BT，并且在这种情况下，可以由初步侧壁绝缘图案163形成侧壁绝缘图案164。如图26中所示，可以在每个接触部DC的相对侧表面上形成一对第四沟槽BT。可以形成第四沟槽BT以暴露第一杂质区112a。

可以形成间隔件SD以覆盖位线盖图案137。间隔件SD可以覆盖位线结构BS的侧表面。更详细地，可以将间隔件SD设置为填充第四沟槽BT并覆盖接触部DC的侧表面。间隔件SD可以包括第一间隔件层121和第二间隔件层122。

参照图29至图31，可以设置栅栏图案FP以填充位线结构BS之间的区域。栅栏图案FP可以在第一方向D1和第二方向D2上彼此间隔开。栅栏图案FP可以由氮化硅和氮氧化硅中的至少一种形成，或者包括氮化硅和氮氧化硅中的至少一种。

可以在由位线结构BS和栅栏图案FP限定的区域的下部中形成接触插塞BC。接触插塞BC可以分别连接到连接图案193。接触插塞BC可以由至少一种掺杂或未掺杂的多晶硅和/或金属材料形成，或者包括至少一种掺杂或未掺杂的多晶硅和/或金属材料。形成接触插塞BC的步骤可以包括回蚀工艺。

返回参照图1至图4，可以在接触插塞BC上分别形成接合垫LP。接合垫LP可以由含金属材料(例如，钨)形成，或者包括含金属材料。可以在接触插塞BC与接合垫LP之间设置欧姆层。欧姆层可以是金属硅化物层。

可以形成间隙填充结构GS以填充接合垫LP之间的区域。可以将间隙填充结构GS形成为填充彼此二维间隔开的接合垫LP之间的区域。间隙填充结构GS可以由氧化硅形成或包括氧化硅。可以在每个接合垫LP上形成数据存储器DS。数据存储器DS可以包括电容器。作为示例，数据存储器DS可以包括底部电极、顶部电极和介电层。

根据发明构思的一些实施例，可以使用牺牲图案和模制间隔件分别在第一杂质区上形成连接图案。在将在第一方向上延伸的连接线划分为连接图案的一些工艺中，可以使用模制间隔件来形成凹进区域和第三沟槽，因此，能够形成连接图案而无需形成和去除用于在第一方向上分离的附加掩模图案的工艺，从而简化了制造工艺。另外，由于可以使用牺牲图案的侧表面形成模制间隔件，而无需使用附加掩模的图案化工艺，所以能够减少由形成连接图案的工艺中的未对齐问题引起的工艺变化。

根据发明构思的一些实施例，能够简化制造半导体存储器装置的工艺并减少工艺变化。

尽管已经具体示出并描述了发明构思的实施例的一些示例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。