图像感测装置

技术领域

本专利文件中公开的技术和实现方式涉及一种图像感测装置。

背景技术

图像感测装置是用于将光学图像转换成电信号的半导体装置。图像感测装置可以被分类为基于CCD(电荷耦合器件)的图像感测装置和基于CMOS(互补金属氧化物半导体)的图像感测装置。

近年来，随着CMOS图像传感器的不断发展，各种电子设备(例如，智能电话、数码相机等)对高质量和高性能CMOS图像传感器的需求迅速增加。CMOS图像传感器包括用于根据从外部接收的入射光而产生电荷的光电转换元件，以及用于处理与所产生的电荷相对应的电信号的一个或更多个电路。

发明内容

本公开的技术的各种实施方式涉及一种图像感测装置，除其它特征和益处之外，其能够改进形成于像素中的元件之间的隔离结构，并且改进图像感测装置的操作特性。

根据本公开的技术的实施方式，一种图像感测装置可以包括：基板，其被配置为提供通过第一隔离结构彼此分开的像素区域；光电转换元件，其在像素区域中的每一个中设置在基板的下部区域中；浮置扩散(FD)区和第一晶体管，浮置扩散(FD)区和第一晶体管在像素区域中的每一个中设置在第一有源区中，第一有源区位于基板的上部区域中；以及第二晶体管，其在像素区域中的每一个中设置在第二有源区中，第二有源区位于基板的上部区域中并且通过第二隔离结构与第一有源区分开。第二隔离结构设置成与基板的顶表面接触并且包括其中杂质被注入至距基板的顶表面的预定深度的杂质区。

根据本公开的技术的另一实施方式，一种图像感测装置可以包括：像素区域，其设置在基板中并且被配置为响应于入射光而产生电信号；第一有源区和第二有源区，其设置在基板的上部区域中并且通过基板中的杂质区而彼此分开；第一晶体管，其设置在第一有源区中；以及第二晶体管，其设置在第二有源区中。

应当理解，本公开的技术的上述一般描述和以下详细描述都是解释性和说明性的，并且旨在提供对所要求保护的公开内容的进一步解释。

附图说明

当结合附图考虑时，参照以下详细描述，本公开的技术的上述和其它特征以及有益方面将变得显而易见。

图1是示出基于本公开的技术的一些实现方式的图像传感器的框图的示例。

图2是示出基于本公开的技术的一些实现方式的图1中所示的像素阵列的示意图的示例。

图3是示出基于本公开的技术的一些实现方式的图1中所示的像素阵列的示意图的另一示例。

图4是示出图3中所示的单位像素的结构的平面图。

图5A是示出沿图4中所示的线X1-X1′截取的单位像素的截面图。

图5B是示出沿图4中所示的线X2-X2′截取的单位像素的截面图。

图5C是示出沿图4中所示的线Y-Y′截取的单位像素的截面图。

图6是示出图3中所示的单位像素的结构的平面图。

图7是示出沿图6中所示的线X3-X3'截取的单位像素的截面图。

图8和图9是示出图3中所示的单位像素的平面图。

具体实施方式

本专利文件提供了图像感测装置的实现方式和示例。本公开的技术的一些实现方式提出了一种图像感测装置的设计和用于形成该图像感测装置的制造技术，以能够改善光学特性和串扰特性。

随着CMOS图像传感器的分辨率增加，被包含在CMOS图像传感器中的每个像素的尺寸逐渐减小，以增加像素的数量而不增加芯片尺寸。因此，可能发生像素之间的干扰(例如串扰)，这会导致图像的质量和精度降低。认识到以上问题，本公开的技术提供了图像感测装置的各种实现方式，其可以减少或防止像素之间的干扰并改善图像的光学特性。

现在将详细参照某些实施方式，其示例在附图中示出。只要可能，在所有附图中使用相同的附图标记来表示相同或相似的部分。在以下描述中，将省略对并入本文中的相关已知配置或功能的详细描述以避免使主题模糊。

图1是示出基于本公开的技术的一些实现方式的图像传感器的框图。

参照图1，图像传感器100可以包括像素阵列110、行解码器120、相关双采样器(CDS)电路130、模数转换器(ADC)电路140、输出缓冲器150、列解码器160和定时控制器170。在此情况下，图像传感器100的上述组成元件仅出于说明性的目的而公开，并且必要时可以将至少一些元件添加到图像传感器100或从图像传感器100省略。

像素阵列110可以形成于基板中，并且可以包括以二维(2D)形状布置的多个单位像素。每个单位像素可以包括将光学信号转换成电信号的感光像素。像素阵列110可以接收来自行解码器120的驱动信号。感光元件可以包括例如光电二极管、光栅、光电晶体管、光电导体或能够产生光电荷的一些其它感光结构。驱动信号可以包括行选择信号、像素复位信号和传输(Tx)信号等。像素阵列110可由驱动信号驱动。

在从定时控制器170接收到控制信号时，行解码器120可以驱动像素阵列110。特别地，行解码器120可以从像素阵列110的多条行线中选择至少一条行线。为了从多条行线中选择至少一条行线，行解码器120可以生成行选择信号。行解码器120可以顺序地使能用于像素相关双采样器(CDS)电路130的像素复位信号和传输(Tx)信号到所选择的至少一个行线。因此，模拟参考信号和模拟图像信号可以由被包含在所选择的行线中的像素中的每一个产生，使得由被包含在所选择的行线中的各个像素产生的模拟参考信号和模拟图像信号能够顺序地传送到相关双采样器(CDS)电路130。在这种情况下，根据需要，由每个像素产生的参考信号和图像信号一般可以被称为像素信号。

相关双采样器(CDS)电路130可以顺序地采样和保持从像素阵列110传送到多条列线中的每一条的参考信号和图像信号。也就是说，相关双采样器(CDS)电路130可以采样和保持对应于像素阵列110的每一列的参考信号和图像信号的电平。

在从定时控制器170接收到控制信号时，相关双采样器(CDS)电路130可以将对应于每列的参考信号和图像信号的相关双采样(CDS)信号发送到ADC电路140。

ADC电路140可以从CDS电路130接收每列的CDS信号，可以将接收到的CDS信号转换为数字信号，从而可以输出数字信号。ADC电路140可以基于每一列的CDS信号和从定时控制器170接收的斜坡信号来执行计数和计算操作，使得ADC电路140可以产生从中移除了对应于每一列的噪声(例如，每个像素的独有复位噪声)的数字图像数据。

ADC电路140可以包括对应于像素阵列110的各个列的多个列计数器，并且可以使用列计数器将每一列的CDS信号转换为数字信号。根据另一实施方式，ADC电路140可以包括单个全局计数器，并且可以使用从全局计数器接收的全局码将对应于每一列的CDS信号转换为数字信号。

输出缓冲器150可以接收从ADC电路140接收的每一列的图像数据，可以捕获所接收的图像数据，并且可以输出所捕获的图像数据。在从定时控制器170接收到控制信号时，输出缓冲器150可以临时存储从ADC电路140输出的图像数据。输出缓冲器150可以用作被配置为补偿图像传感器100与被联接到图像传感器100的另一装置之间的传输(Tx)速度(或处理速度)差异的接口。

在从定时控制器170接收到控制信号时，列解码器160可以选择输出缓冲器150的列，并且可以将临时存储的图像数据顺序地输出到输出缓冲器150的所选择的列。更具体地，列解码器160可以从定时控制器170接收地址信号，可以基于所接收的地址信号产生列选择信号，并且可以选择输出缓冲器160的列，使得列解码器160可以控制要作为输出信号S0从输出缓冲器160的所选择的列输出的图像数据。

定时控制器170可以控制行解码器120、ADC电路140、输出缓冲器150和列解码器160。

定时控制器170可以将图像传感器100的组成元件所需的时钟信号、定时控制所需的控制信号和行或列的选择所需的地址信号发送到行解码器120、列解码器160、ADC电路140和输出缓冲器150。根据该实施方式，定时控制器170可以包括逻辑控制电路、锁相环(PLL)电路、定时控制电路、通信接口电路等。

图2是示出图1中所示的像素阵列的示意图的示例。

参照图2，像素阵列110可以示出图1中所示的像素阵列的示例。像素阵列110可以具有特定结构，其中每个像素组200以包括行和列的矩阵形状重复布置。

图2的右侧示出了每个像素组200的详细示意图。在该示例中，每个像素组200可以包括6个单位像素PX1至PX6。

单位像素PX1至PX6中的每一个可以是与连续或相邻单位像素物理隔离的隔离像素。因此，单位像素PX1至PX6中的每一个不能共享具有连续或相邻单位像素的光电转换元件PD、浮置扩散(FD)区或晶体管。例如，单位像素PX1至PX6中的每一个可以包括其自身的光电转换元件PD、浮置扩散(FD)区或晶体管。

根据该实施方式，单位像素PX1至PX6中的每一个可以是隔离像素，并且可以通过沟槽形隔离结构(例如，浅沟槽隔离(STI)结构或深沟槽隔离(DTI)结构)与连续或相邻的单位像素物理隔离。在这种情况下，沟槽形隔离结构可以表示其中基板被蚀刻到预定深度并且绝缘材料被掩埋在蚀刻区域中的隔离结构。在本实施方式中，沟槽形隔离结构可以包括堆叠结构，堆叠结构包括STI结构和DTI结构。

单位像素PX1至PX6中的每一个可以包括背侧照明(BSI)结构或前侧照明(FSI)结构。

在一些实现方式中，被包含在不同单位像素中的元件可以通过例如金属线电连接。

单位像素PX1至PX6中的每一个可以包括单个光电转换元件(PD)、单个浮置扩散(FD)区和两个像素晶体管TA和TB。例如，第一单位像素PX1可以包括单个光电转换元件PD1、单个浮置扩散(FD)区FD1以及两个像素晶体管TA1和TB1。

在一些实现方式中，像素晶体管TA1可以为传输晶体管(或传送晶体管)，其被配置为将由光电转换元件PD1产生的光电荷传输到浮置扩散(FD)区FD1。像素晶体管TB1可以是驱动晶体管中的任何一个。例如，像素晶体管TB1可以是复位晶体管、源极跟随器晶体管或选择晶体管中的任何一个，其中复位晶体管被配置为响应于复位信号而初始化浮置扩散(FD)区，源极跟随器晶体管被配置为产生对应于浮置扩散(FD)区的光电荷的像素信号，选择晶体管被配置为根据选择信号而将像素信号输出到列线。

在一些实现方式中，在单位像素PX1至PX6中的每一个中，可以形成有源区，其中形成有浮置扩散(FD)区、像素晶体管TA和TB以及用于将偏压施加到基板的阱区的分接头(tap)区。可以通过使用杂质区(例如，结隔离结构)代替通过蚀刻基板形成的沟槽隔离结构来对有源区进行隔离。可以通过将杂质注入基板中来形成杂质区。因此，可以不在单位像素PX1至PX6中的每一个中形成用于器件隔离的沟槽结构。

分别被包含在单位像素PX1至PX6中的光电转换元件PD1至PD6中的每一个可以形成在对应单位像素的基板的下部区域(或下部)中。在一些实现方式中，为了提高光接收效率，光电转换元件PD1至PD6可以形成在基板的下部区域的整个区域中。

在以下部分中，将详细讨论如何布置分别被包含在单位像素PX1至PX6中的浮置扩散(FD)区和分别被包含在单位像素PX1至PX6中的晶体管。

图2示出了浮置扩散(FD)区以及晶体管TA和TB设置在通过例如在垂直方向和水平方向上等分每个单位像素而形成四个区域的三个不同区域中。应当注意，这种布置仅是一个示例，并且浮置扩散(FD)区以及晶体管TA和TB可以按照其它各种方式布置。例如，晶体管中的至少一个可以被形成为占据通过等分每个单位像素而获得的四个区域中的两个或更多个区域。

首先讨论浮置扩散(FD)区的布置。分别布置在四个单位像素PX1至PX4中的四个浮置扩散(FD)区FD1至FD4可以尽可能靠近地设置。例如，分别布置在四个单位像素PX1至PX4中的浮置扩散(FD)区FD1至FD4可以位于对应单位像素的其中四个单位像素相遇的角部区域周围。

浮置扩散(FD)区FD1至FD4可以通过金属线(未图示)彼此联接，从而形成单个节点。金属线的长度取决于通过金属线连接的浮置扩散(FD)区的布置。上述四个浮置扩散(FD)区彼此尽可能靠近地设置的布置可以使浮置扩散(FD)区FD1至FD4互连所借助的金属线的长度最小化。

在图2的示例中，浮置扩散(FD)区和晶体管相对于两个相邻单位像素之间的边界具有对称的布置。例如，在第一方向(例如，图2中的水平方向)和垂直于第一方向的第二方向(例如，图2中的垂直方向)上布置成彼此相邻的单位像素的浮置扩散(FD)区和晶体管可以相对于两个相邻单位像素之间的边界彼此对称布置。例如，在各个单位像素PX1至PX6中，传输晶体管TA1至TA6中的每一个可以布置成在第一方向上与对应浮置扩散(FD)区FD1至FD6相邻。此外，驱动晶体管TB1至TB6中的每一个可以布置成在第二方向上与对应浮置扩散(FD)区FD1至FD6相邻。

例如，在浮置扩散(FD)区FD1至FD4共同彼此联接的四个单位像素PX1至PX4中，左单位像素PX1的晶体管TA1可以布置在浮置扩散(FD)区FD1的一侧，例如图2中的左侧，并且左单位像素PX3的晶体管TA3可以布置在浮置扩散(FD)区FD3的一侧，例如图2中的左侧。右单位像素PX2的传输晶体管TA2可以布置在浮置扩散(FD)区FD2的一侧，例如图2中的右侧，并且右单位像素PX4的传输晶体管TA4可以布置在浮置扩散(FD)区FD4的一侧，例如图2中的右侧。

在浮置扩散(FD)区FD1至FD4彼此联接的四个单位像素PX1至PX4中，上单位像素PX1的驱动晶体管TB1可以布置在浮置扩散(FD)区FD1的一侧，例如图2中的上侧，并且上单位像素PX2的驱动晶体管TB2可以布置在浮置扩散(FD)区FD2的一侧，例如图2中的上侧。下单位像素PX3的驱动晶体管TB3可以布置在浮置扩散(FD)区FD3的一侧，例如下侧，并且下单位像素PX4的驱动晶体管TB4可以布置在浮置扩散(FD)区FD4的一侧，例如下侧。

被包括在单位像素PX5和PX6中的浮置扩散区和晶体管可以与单位像素PX1和PX2中的浮置扩散区和晶体管具有相同的布置。因此，浮置扩散(FD)区FD5和FD6以及晶体管TA5、TA6、TB5和TB6可以以与浮置扩散(FD)区FD1和FD2以及晶体管TA1、TA2、TB1和TB2布置在单位像素PX1和PX2中的方式相同的方式布置在单位像素PX5和PX6中。

因此，在包括PX3至PX6的四个单位像素中，驱动晶体管TB3至TB6而非浮置扩散(FD)区被布置为彼此尽可能接近。

因此，在包括6个单位像素PX1至PX6(其具有包括3行和2列的3×2阵列结构)的像素组200中，具有2×2阵列结构的四个单位像素PX1至PX4的浮置扩散(FD)区FD1至FD4可以被布置成彼此尽可能接近，并且具有2×2阵列结构的四个单位像素PX3至PX6的驱动晶体管TB3至TB6可以被布置成彼此尽可能接近。

可以将像素阵列110设计成使得像素组200不仅沿第一方向重复布置，而且沿第二方向重复布置。尽管图2示出了像素组200包括具有3×2阵列结构的单位像素PX1至PX6的示例性情况，但其它实现方式也是可能的。例如，6个单位像素可以具有2×3阵列结构，并且浮置扩散(FD)区和晶体管可以基于以上关于图2所说明的布置来进行布置。

图3是示出图1中所示的像素阵列的示意图的另一示例。

参照图3，分别被布置在单位像素PX1至PX6中的驱动晶体管TB1至TB6中的每一个可以在第一方向上延伸。因此，驱动晶体管TB1至TB6可以比图2中的驱动晶体管具有更大的尺寸。

在单位像素PX1至PX6中，传输晶体管TA1至TA6被布置成在第一方向(例如，图3中的水平方向)上与浮置扩散(FD)区FD1至FD6相邻。在单位像素PX1至PX6中，只有驱动晶体管TB1至TB6在第一方向上被布置为彼此相邻。因此，驱动晶体管TB1至TB6可以在对应单位像素PX1至PX6中沿第一方向尽可能长地延伸。

可以在传输晶体管TA1至TA6中的每一个的一侧形成用于将偏压施加到基板的阱区的分接头区TAP。每个分接头区TAP可以包括杂质区，其中以与在阱区中相同的方式注入P型(P+)杂质。

图4是示出图3中所示的单位像素中的任何一个的结构的平面图。图5A是示出基于本公开的技术的一些实现方式的沿图4中所示的线X1-X1′截取的单位像素的截面图。图5B是示出基于本公开的技术的一些实现方式的沿图4中所示的线X2-X2′截取的单位像素的截面图。图5C是示出基于本公开的技术的一些实现方式的沿图4中所示的线Y-Y′截取的单位像素的截面图。

参照图4、图5A、图5B和图5C，单位像素PX可以通过第一隔离结构112与其它单位像素隔离。

第一隔离结构112可以包括通过蚀刻基板1形成的沟槽。例如，第一隔离结构112可以包括STI结构和DTI结构的堆叠结构。在垂直视图中，第一器件隔离结构112可以穿过基板1。在平面图中，第一隔离结构112可以具有围绕单位像素PX的带状形状。

由第一隔离结构112隔离的每个单位像素PX可以包括光电转换元件PD、浮置扩散(FD)区、传输晶体管TA、驱动晶体管TB和分接头区TAP。如图4和图5A至图5C所示的单位像素PX可以对应于图2和图3所示的单位像素PX1至PX6中的任何一个。因此，传输晶体管TA可以对应于传输晶体管TA1至TA6中的任何一个，并且驱动晶体管TB可以对应于驱动晶体管TB1至TB6中的任何一个。

如从图4可以看到的，晶体管TA和TB中的每一个的每个附图标记在对应晶体管的栅极中示出。

光电转换元件PD可以通过将入射光信号转换为电信号来产生光电荷。光电转换元件PD可以形成在单位像素PX中的基板111的下部区域中(参见图5A和图5B)。为了提高光接收效率，光电转换元件PD的尺寸也需要增大。因此，光电转换元件PD可以形成为占据尽可能大的区域，其中该区域位于基板111的下部区域中。例如，光电转换元件PD可以形成在基板111的下部区域中，同时与有源区114和隔离结构116垂直交叠(参见图5A和图5B)。

形成于单位像素PX中的浮置扩散(FD)区、传输晶体管TA、驱动晶体管TB和分接头区TAP可以形成于由第二隔离结构116限定的有源区114a、114b和114c中(参见图4、图5A和图5B)。例如，在基板111的上部区域中，第二隔离结构116可以将第一有源区114a、第二有源区114b和第三有源区114c彼此隔离。在此情况下，浮置扩散(FD)区和传输晶体管TA形成于第一有源区114a，驱动晶体管TB形成于第二有源区114b，并且分接头区TAP形成于第三有源区114c。

第二隔离结构116可以是或可以包括通过将P型(P-)杂质注入到基板111的上部区域中而形成的杂质区。例如，第二隔离结构116可以与基板111的顶表面接触，并且可以是或可以包括其中杂质被注入到距基板111的顶表面预定深度的杂质区。第二隔离结构116可以包括使用被注入到基板111的上部区域中的杂质而形成的结隔离结构。结隔离结构与诸如STI结构或DTI结构的沟槽隔离结构不同，沟槽隔离结构是诸如STI结构或DTI结构的通过蚀刻基板111的上部区域的一些区域而形成的。

传输晶体管TA可以是或可以包括被配置为使用光电转换元件PD和浮置扩散(FD)区作为源极区/漏极区的晶体管，并且可以响应于传输(Tx)信号将由光电转换元件PD产生的光电荷传输到浮置扩散(FD)区。传输晶体管TA可以包括垂直栅极，其通过垂直沟道CH将形成于基板111的下部区域中的光电转换元件PD联接到形成于基板111的上部区域中的浮置扩散(FD)区。

驱动晶体管TB可以是复位晶体管、源极跟随器晶体管或选择晶体管中的任何一个。复位晶体管可以响应于复位信号而初始化浮置扩散(FD)区。源极跟随器晶体管可以产生对应于存储在浮置扩散(FD)区中的光电荷的像素信号。选择晶体管可以响应于选择信号而将像素信号输出到列线。

在隔离像素中(其中，光电转换元件PD形成在隔离像素的下部区域中，并且使用形成有垂直沟道的垂直传输晶体管将光电荷从光电转换元件PD转移到浮置扩散(FD)区)，当基板1中存在沟槽结构时，沟槽结构可能引起暗电流和热像素。

因此，本公开的技术的一些实施方式可以提出不在单位像素中使用沟槽隔离结构。如上所述，在本公开的技术的实施方式中，使用通过将杂质注入基板111中而形成的结隔离结构116来设置有源区114，从而使热像素的数量和暗电流最小化。

分接头区TAP可以是用于向基板的阱区施加偏置电压的区域，并且可以包括与阱区相同的并且通过注入高密度P型(P+)杂质而形成的P型杂质区。分接头区TAP可以形成在第二隔离结构116中。

图6是示出图3中所示的单位像素中的任何一个的结构的平面图。图7是示出沿图6中所示的线X3-X3'截取的单位像素的截面图。

参照图6和图7，第二隔离结构116可以部分地包括STI结构116b。

例如，STI结构116b可以形成在浮置扩散(FD)区和驱动晶体管TB的源极区/漏极区S/D之间。

与图4中所示的使用杂质区形成第二隔离结构116的实现方式不同，所公开的技术不限于此。例如，如图6和图7所示的实现方式示出STI结构部分地形成在多个元件FD、TA、TB和TAB当中的可能发生泄漏的区域中。

图8和图9是示出图3中所示的单位像素中的任何一个的平面图。

参照图8，第二隔离结构116的STI结构116b可以形成在分接头区TAP与传输晶体管TA的栅极端子之间。

另选地，如从图9可以看到的，STI结构116b形成在浮置扩散(FD)区和驱动晶体管TB的源极区/漏极区S/D之间，并且STI结构116c可以形成为以分接头区TAP可以被完全隔离的方式围绕分接头区TAP。

图6至图9示出了示例性实施方式。在图6至图9中，STI结构可以可选地形成在其中存在高泄漏可能性的任何区域中。

从以上描述显而易见，根据本公开的技术的实施方式的图像感测装置可以改善其操作特性。具体来说，根据本公开的技术的实施方式的图像感测装置可以使暗电流出现的次数和热像素出现的次数最小化。

尽管已经描述了多个说明性实施方式，但是应当理解，本领域技术人员可以基于本专利文件中描述和示出的内容来设计许多其它修改和实施方式。

本专利文件要求于2019年7月5日提交的韩国专利申请No.10-2019-0081250的优先权和权益，其全部内容通过引用并入本文。