三维存储器结构及其制备方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

3D NAND存储器由于具有三维堆叠结构，相比二维存储器件具有更高的单位面积存储密度，是业界普遍看好的存储器发展方向。

目前，在3D NAND存储器的制造工艺中，随着三维结构层数的不断增加，器件的栅线沟槽刻蚀在不同膜层区域的刻蚀不均匀性更趋于显著，这将会影响器件不同区域在刻蚀后的形貌结构，在台阶区等过刻蚀较严重的区域甚至会损伤底部的半导体衬底，进而影响后续工艺乃至器件性能。

此外，在3D NAND存储器的键合制程中，阵列晶圆与CMOS晶圆在键合后形成的键合晶圆需要通过化学机械抛光(CMP)等工艺进行研磨减薄，使键合晶圆的整体厚度符合制程要求。然而，由于现有的阵列晶圆的膜层结构中缺乏研磨停止层，只能按工艺时间控制研磨量，导致键合晶圆研磨工艺的面内均匀性不佳。

因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中三维存储器结构的栅线沟槽刻蚀损伤衬底以及背面研磨工艺均匀性不佳的问题。

为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供具有相对设置的上表面和下表面的半导体衬底；

在所述半导体衬底的上表面形成零层沟槽，所述零层沟槽的位置与栅线隙结构的设计位置在所述半导体衬底的上表面的投影重合；

在所述半导体衬底的上方形成多晶硅牺牲层，所述多晶硅牺牲层填充所述零层沟槽；

在所述多晶硅牺牲层的上方形成堆叠结构，并在所述堆叠结构中形成沟道结构；

通过干法刻蚀在所述堆叠结构中形成栅线隙沟槽，所述栅线隙沟槽位于所述零层沟槽的上方，所述干法刻蚀过程停止于所述零层沟槽中的所述多晶硅牺牲层上；

去除所述零层沟槽中的所述多晶硅牺牲层，并在所述零层沟槽中形成研磨停止材料层；

填充所述栅线隙沟槽以形成栅线隙结构，并形成上层金属连接结构；

以所述研磨停止材料层作为研磨停止层，对所述半导体衬底的下表面进行研磨。

作为本发明的一种可选方案，将所述半导体衬底所在晶圆定义为阵列晶圆，在对所述半导体衬底的下表面进行研磨前还包括在所述阵列晶圆的上表面形成键合结构，并将所述阵列晶圆与CMOS晶圆进行键合的步骤。

作为本发明的一种可选方案，在对所述半导体衬底的下表面进行研磨后还包括在所述阵列晶圆与所述CMOS晶圆表面形成电性连接结构的步骤。

作为本发明的一种可选方案，所述电性连接结构包括形成于所述阵列晶圆表面或所述CMOS晶圆表面的焊垫结构。

作为本发明的一种可选方案，在去除所述零层沟槽中的所述多晶硅牺牲层时，还包括去除除了所述零层沟槽上方的其他区域的所述多晶硅牺牲层，并形成多晶硅器件层的步骤。

作为本发明的一种可选方案，所述研磨停止材料层包括二氧化硅层。

作为本发明的一种可选方案，所述研磨停止材料层内形成有空隙。

作为本发明的一种可选方案，所述堆叠结构由栅极牺牲层和隔离层交替层叠构成；在通过干法刻蚀在所述堆叠结构中形成所述栅线隙沟槽后，还包括去除所述栅极牺牲层，并在所述栅极牺牲层的原位置形成栅极层的步骤。

本发明还提供了一种三维存储器结构，其特征在于，包括：

半导体衬底，其具有相对设置的上表面和下表面；

研磨停止材料层，其形成于所述半导体衬底中；所述研磨停止材料层的位置与栅线隙结构的设计位置在所述半导体衬底上表面的投影重合；所述研磨停止材料层包括暴露于所述半导体衬底的上表面的第一表面以及暴露于所述半导体衬底的下表面的第二表面；所述第二表面与所述半导体衬底的下表面齐平；

堆叠结构，其形成于所述半导体衬底的上表面一侧，由栅极层和隔离层交替层叠构成；

沟道结构，其形成于所述堆叠结构中；

栅线隙结构，其形成于所述堆叠结构中并连接所述研磨停止材料层的第一表面。

作为本发明的一种可选方案，所述堆叠结构还包括多晶硅器件层，所述多晶硅器件层位于所述堆叠结构中靠近所述半导体衬底的一侧。

作为本发明的一种可选方案，所述研磨停止材料层内形成有空隙。

作为本发明的一种可选方案，所述研磨停止材料层包括二氧化硅层。

作为本发明的一种可选方案，将所述半导体衬底所在晶圆定义为阵列晶圆，所述三维存储器结构还包括与所述阵列晶圆键合的CMOS晶圆。

作为本发明的一种可选方案，所述阵列晶圆与所述CMOS晶圆表面形成有电性连接结构。

作为本发明的一种可选方案，所述电性连接结构包括形成于所述阵列晶圆表面或所述CMOS晶圆表面的焊垫结构。

如上所述，本发明提供一种三维存储器结构及其制备方法，具有以下有益效果：

本发明在半导体衬底上形成零层沟槽，通过零层沟槽中填充的多晶硅牺牲层作为栅线隙沟槽刻蚀时的底部刻蚀停止层，防止了不同区域因膜层结构不同而损伤底部半导体衬底；在零层沟槽中所形成的研磨停止材料层还能够在晶圆背面减薄时充当研磨停止层，以改善背面减薄的均匀性。

附图说明

图1显示为本发明实施例一中提供的三维存储器结构的制备方法的流程图。

图2至图3显示为本发明实施例一中提供的三维存储器结构制备方法的各步骤的截面示意图。

图4显示为本发明实施例一中提供的三维存储器的设计布局的局部俯视示意图。

图5至图17显示为本发明实施例一中提供的三维存储器结构制备方法的各步骤的截面示意图。

元件标号说明

1 阵列晶圆

100 半导体衬底

100a 阱区

101 零层沟槽

101a 空隙

102 栅线隙结构

102a 栅线隙沟槽

103 多晶硅牺牲层

104 沟道结构

104a 沟道栅介质层

104b 沟道导电层

104c 沟道绝缘层

105 核心区

106 台阶区

107 栅极层

107a 栅极牺牲层

108 隔离层

109 介质隔离层

110 介质填充层

111 介质覆盖层

112 多晶硅器件层

113 二氧化硅层

114 导电柱结构

115 接触孔结构

116 键合结构

117 焊垫结构

118 第一导电结构

119 第二导电结构

2 CMOS晶圆

216 键合结构

S1～S8 步骤1)～8)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图17，本实施例提供了一种三维存储器结构的制备方法，其特征在于：包括如下步骤：

1)提供具有相对设置的上表面和下表面的半导体衬底100；

2)在所述半导体衬底100的上表面形成零层沟槽101，所述零层沟槽101的位置与栅线隙结构102的设计位置在所述半导体衬底100的上表面的投影重合；

3)在所述半导体衬底100的上方形成多晶硅牺牲层103，所述多晶硅牺牲层103填充所述零层沟槽101；

4)在所述多晶硅牺牲层103的上方形成堆叠结构，并在所述堆叠结构中形成沟道结构104；

5)通过干法刻蚀在所述堆叠结构中形成栅线隙沟槽102a，所述栅线隙沟槽102a位于所述零层沟槽101的上方，所述干法刻蚀过程停止于所述零层沟槽101中的所述多晶硅牺牲层上103；

6)去除所述零层沟槽101中的所述多晶硅牺牲层103，并在所述零层沟槽101中形成研磨停止材料层；

7)填充所述栅线隙沟槽102a以形成栅线隙结构102，并形成上层金属连接结构；

8)以所述研磨停止材料层作为研磨停止层，对所述半导体衬底100的下表面进行研磨。

在步骤1)中，请参考图1的S1步骤和图2，提供具有相对设置的上表面和下表面的半导体衬底100。在图2中，所述半导体衬底100的上方一侧为其上表面，下方一侧为其下表面。可选地，所述半导体衬底100包括硅衬底。所述半导体衬底100的上部区域还形成有掺杂阱区100a。当所述半导体衬底100为P型硅衬底时，所述阱区100a为N型掺杂。所述阱区100a通过炉管扩散或离子注入形成。可选地，在离子注入前可以在所述半导体衬底100上先形成一层氧化层，以控制离子注入时的沟道效应，该氧化层在图2中未示出。

在步骤2)中，请参考图1的S2步骤和图3至图4，在所述半导体衬底100的上表面形成零层沟槽101，所述零层沟槽101的位置与栅线隙结构102的设计位置在所述半导体衬底100的上表面的投影重合。如图3所示，在本实施例中，所述零层沟槽101通过光刻和干法刻蚀形成，其底部基本与所述阱区100a的底部齐平。如图4所示，是本实施例中所述三维存储器结构设计布局的局部俯视示意图。在图4中，所述三维存储器结构在俯视平面内被划分为核心区105与台阶区106，所述栅线隙结构102从纵向贯通所述核心区105与所述台阶区106。所述零层沟槽101形成于图4中所述栅线隙结构102的所在位置上。可选地，形成零层沟槽101后，还包括通过热氧化工艺在所述半导体衬底100表面及所述零层沟槽101内形成一层氧化层的步骤，该氧化层可以作为后续多晶硅湿法刻蚀的停止层，该氧化层在图4中未示出。

在步骤3)中，请参考图1的S3步骤和图5，在所述半导体衬底100的上方形成多晶硅牺牲层103，所述多晶硅牺牲层103填充所述零层沟槽101。如图5所示，在本实施例中，所述多晶硅牺牲层103不但填充于所述零层沟槽101中，还覆盖于所述半导体衬底100上方的其他区域上。具体地，所述多晶硅牺牲层103通过多晶硅的化学气相沉积工艺(CVD)形成，并通过化学机械研磨(CMP)进行上表面的抛光平坦化。

在步骤4)中，请参考图1的S4步骤和图6至图8，在所述多晶硅牺牲层103的上方形成堆叠结构，并在所述堆叠结构中形成沟道结构104。如图6所示，所述堆叠结构由栅极牺牲层107a和隔离层108交替层叠构成，其中，所示栅极牺牲层107a可以是氮化硅层，所述隔离层108可以是二氧化硅层。如图7所示，通过修整光刻胶的多步干法刻蚀，在图7中左侧区域形成所述台阶区106，右侧区域为所述核心区105。在所述台阶区106上还覆盖有介质隔离层109和介质填充层110。如图8所示，在所述堆叠结构中形成沟道结构104。具体地，所述沟道结构104由外至内依次为：沟道栅介质层104a、沟道导电层104b和沟道绝缘层104c。整个区域上方还形成有介质覆盖层111。

在步骤5)中，请参考图1的S5步骤和图9，通过干法刻蚀在所述堆叠结构中形成栅线隙沟槽102a，所述栅线隙沟槽102a位于所述零层沟槽101的上方，所述干法刻蚀过程停止于所述零层沟槽101中的所述多晶硅牺牲层103上。在形成所述栅线隙沟槽102a后，还在其侧壁上形成介质保护层，以在后续介质层的湿法刻蚀过程中保护堆叠结构不被刻蚀。在本步骤的栅线隙沟槽的干法刻蚀过程中，作为刻蚀停止层的所述多晶硅牺牲层103由于底部的所述零层沟槽101而增加了厚度，进而增加了刻蚀工艺窗口。例如在台阶区等区域位置，刻蚀时由于上方堆叠结构层数相比核心区较少，刻蚀将先于核心区到达所述半导体衬底100上方。一般而言，干法刻蚀在直接作用于半导体衬底时，往往会在等离子体作用下产生衬底损伤(plasma damage)，其产生的损伤层极易导致形成位错等晶格缺陷，进而对器件的漏电等性能造成不良影响。本发明通过引入填充有所述多晶硅牺牲层103的所述零层沟槽101，使该区域刻蚀停止于所述多晶硅牺牲层103上，防止了干法刻蚀对于所述半导体衬底100可能造成的损伤，确保了器件性能不受影响。

在步骤6)中，请参考图1的S6步骤和图10至图12，去除所述零层沟槽101中的所述多晶硅牺牲层103，并在所述零层沟槽中形成研磨停止材料层，所述研磨停止材料层包括二氧化硅层。可选地，本步骤还包括去除除了所述零层沟槽101上方的其他区域的所述多晶硅牺牲层103，并形成多晶硅器件层112，以及去除所述栅极牺牲层107a，并在所述栅极牺牲层107a的原位置形成栅极层107的步骤。

如图10所示，通过多晶硅的湿法刻蚀工艺或各向同性的干法刻蚀工艺去除所述多晶硅牺牲层103。之后，继续通过湿法刻蚀工艺去除所述沟道结构104在其下方暴露出的部分所述沟道栅介质层104a，在此过程中，图9中所述栅线隙沟槽102a侧壁上形成的介质保护层能够保护堆叠结构不被刻蚀影响，并在湿法工艺后被去除，最终得到图10中所示结构。

如图11所示，在图10的所述栅极牺牲层103去除后形成的空隙中形成多晶硅器件层112，并通过氮化硅湿法刻蚀工艺去除由氮化硅材料构成的所述栅极牺牲层107a。

如图12所示，在所述栅极牺牲层107a的原位置形成栅极层107，并在所述零层沟槽101及所述栅线隙沟槽102a中填充二氧化硅材料，以形成二氧化硅层113。可选地，所述栅极层107包括由AlO层、TiN层和钨金属层构成的复合层结构。所述零层沟槽101中的二氧化硅层即构成所述研磨停止材料层。所述研磨停止材料层中还形成有由二氧化硅材料未填充的区域构成的空隙101a。所述空隙101a位于所述零层沟槽101的中央区域，能够起到缓解应力的作用。特别是当所述零层沟槽101中的二氧化硅层作为CMP工艺的研磨停止层时，所述空隙101a能够有效释放研磨时产生的应力，防止器件结构因应力而开裂损坏。所述空隙101a可以通过化学气相沉积生长二氧化硅层时调节填孔能力自然形成，其形状和大小也可以通过调节化学气相沉积的工艺参数以及待填充沟槽的形貌进行调整。此外，图12中虽未展示，在本发明的其他实施案例中，在所述栅线隙沟槽102a中也可以形成沿垂直方向延伸的空隙。

在步骤7)中，请参考图1的S7步骤和图12至图13，填充所述栅线隙沟槽102a以形成栅线隙结构102，并形成上层金属连接结构。

如图12所示，在步骤6)中，所述二氧化硅层113不但填充了所述零层沟槽101，也填充了所述栅线隙沟槽102a。即本实施例中，所述栅线隙结构102也是由二氧化硅材料构成的。而在本发明的其他实施案例中，所述栅线隙结构102中还可以进一步形成阵列共源极结构等其他器件结构，所述栅线隙结构102可以与所述研磨停止材料层在不同工艺步骤中分别形成。

如图13所示，进一步形成上层金属连接结构。可选地，所述上层金属连接结构包括导电柱结构114和接触孔结构115。所述导电柱结构114连接至衬底源极或所述栅极层107，所述接触孔结构115连接所述导电柱结构114或所述沟道结构104，将其电性引出至晶圆上表面。所述接触孔结构115的上方还进一步形成有键合结构116。

作为示例，如图13至图14所示，将所述半导体衬底所在晶圆定义为阵列晶圆，即图13中所展示的结构为阵列晶圆的一部分。在图14中，将所述阵列晶圆1倒置，并与下方的CMOS晶圆2进行键合。具体地，所述CMOS晶圆2中已形成有CMOS器件及上表面的键合结构216，将所述阵列晶圆1与所述CMOS晶圆2各自的键合结构进行对准并键合，得到图14中的键合晶圆。

在步骤8)中，请参考图1的S8步骤和图14至图15，以所述研磨停止材料层作为研磨停止层，对所述半导体衬底100的下表面进行研磨。在图14中，由于所述半导体衬底100所在晶圆进行了上下翻转，所述半导体衬底100的下表面即是位于上方、暴露于键合晶圆表面的一面，也可称为所述半导体衬底100的背面，本步骤即是对半导体衬底100的背面研磨。在本实施例中，所述研磨停止材料层包括二氧化硅层。键合后得到的键合晶圆还需要通过CMP等研磨工艺对所述半导体衬底100的背面进行减薄，以使键合晶圆的厚度满足规格要求。如图15所示，研磨工艺停止于所述零层沟槽101所在位置，对于硅衬底等硅材料研磨工艺可以以异质的二氧化硅材料层作为研磨终点，进行研磨工艺的终点检测(EPD)，使研磨过程精确停止于所述零层沟槽101处，避免了采用现有技术中按工艺时间给定研磨量的工艺方法，提升了研磨工艺在晶圆面内的均匀性，也增加了研磨过程的工艺窗口，使研磨工艺不易受到不同批次衬底厚度波动的影响。

作为示例，如图16所示，所述阵列晶圆1的表面还形成有电性连接结构，所述电性连接结构包括焊垫结构117(pad)，所述焊垫结构117作为三维存储器的信号输入输出端，通过第一导电结构118电性连接至存储器内部。所述电性连接结构还包括第二导电结构119，其作为金属布线结构进一步电性连接从所述阵列晶圆1中引出的各导电结构，所述第二导电结构119上方还覆盖有起保护作用的钝化介质层。

作为示例，如图17所示，是所述焊垫结构117的另一种设置方式。与图16相比，图17中改为在CMOS晶圆2的一侧设置焊垫结构117，而第二导电结构119则仍设置于所述阵列晶圆1所在的一侧。

本实施例通过在三维存储器件的制备过程中引入零层沟槽结构，在其中填充的多晶硅牺牲层可以作为栅线隙沟槽刻蚀时的刻蚀停止层，防止了在台阶区等区域因过刻蚀而导致的衬底损伤；而在所述零层沟槽结构中形成了研磨停止材料层后，其可以作为半导体衬底背面研磨时的研磨停止层，提升了研磨工艺在晶圆面内的均匀性。此外，相比现有技术，本发明仅需要增加引入一道零层沟槽的光刻/刻蚀工艺，而无需增加其他额外工艺，与现有工艺制程的兼容性较好，具有实施简便、工艺成本低的显著优势。

实施例二

请参阅图4和图14至图17，本实施例提供了一种三维存储器结构，其特征在于：包括：

半导体衬底100，其具有相对设置的上表面和下表面；

研磨停止材料层，其形成于所述半导体衬底100中；所述研磨停止材料层的位置与栅线隙结构102的设计位置在所述半导体衬底100上表面的投影重合；所述研磨停止材料层包括暴露于所述半导体衬底100的上表面的第一表面以及暴露于所述半导体衬底100的下表面的第二表面；所述第二表面与所述半导体衬底100的下表面齐平；

堆叠结构，其形成于所述半导体衬底100的上表面一侧，由栅极层107和隔离层108交替层叠构成；

沟道结构104，其形成于所述堆叠结构中；

栅线隙结构102，其形成于所述堆叠结构中并连接所述研磨停止材料层的第一表面。

如图4所示，本实施例中零层沟槽101的位置与栅线隙结构102的设计位置在所述半导体衬底100上表面的投影重合，在图4中展示了所述三维存储器结构在俯视平面内被划分为核心区105与台阶区106，所述栅线隙结构102从纵向贯通所述核心区105与所述台阶区106，本实施例中的所述零层沟槽101即位于所述栅线隙结构102的设计位置处的半导体衬底中。

如图14所示，通过在所述零层沟槽101中填充研磨停止材料构成所述研磨停止材料层。本实施例中，所述研磨停止材料层包括二氧化硅层。图14所展示的是所述半导体衬底100未进行背面减薄时的截面示意图。在图14中，由于所述半导体衬底100所在晶圆进行了上下翻转，所述半导体衬底100的下表面即是位于上方、暴露于键合晶圆表面的一面，也可称为所述半导体衬底100的背面，本步骤即是对半导体衬底100的背面研磨。

如图15所示，是进行背面减薄后的截面示意图，所述二氧化硅层作为对半导体衬底100进行背面减薄时的研磨停止材料层，其具体工艺步骤和技术效果可以参考实施例一的相关部分所述。所述研磨停止材料层中还形成有空隙101a。

作为示例，如图16至图17所示，将所述半导体衬底100所在晶圆定义为阵列晶圆1，所述三维存储器结构还包括与所述阵列晶圆键合的CMOS晶圆2。

如图16所示，所述阵列晶圆1与所述CMOS晶圆2表面形成有电性连接结构。所述电性连接结构包括焊垫结构117(pad)，所述焊垫结构117作为存储器的信号输入输出端，通过第一导电结构118电性连接至存储器内部。所述电性连接结构还包括第二导电结构119，其作为金属布线结构进一步电性连接所述阵列晶圆1中引出的各导电结构。所述第二导电结构119上方还覆盖有介质保护层。

如图17所示，是所述焊垫结构117的另一种设置方式。与图16相比，图17中在CMOS晶圆2的一侧设置焊垫结构117，而第二导电结构119则仍设置于所述阵列晶圆1所在的一侧。

综上所述，本发明提供了一种三维存储器结构及其制备方法，所述制备方法包括如下步骤：提供具有相对设置的上表面和下表面的半导体衬底；在所述半导体衬底的上表面形成零层沟槽，所述零层沟槽的位置与栅线隙结构的设计位置在所述半导体衬底的上表面的投影重合；在所述半导体衬底的上方形成多晶硅牺牲层，所述多晶硅牺牲层填充所述零层沟槽；在所述多晶硅牺牲层的上方形成堆叠结构，并在所述堆叠结构中形成沟道结构；通过干法刻蚀在所述堆叠结构中形成栅线隙沟槽，所述栅线隙沟槽位于所述零层沟槽的上方，所述干法刻蚀过程停止于所述零层沟槽中的所述多晶硅牺牲层上；去除所述零层沟槽中的所述多晶硅牺牲层，并在所述零层沟槽中形成研磨停止材料层；填充所述栅线隙沟槽以形成栅线隙结构，并形成上层金属连接结构；以所述研磨停止材料层作为研磨停止层，对所述半导体衬底的下表面进行研磨。本发明在半导体衬底上形成零层沟槽，通过零层沟槽中填充的多晶硅牺牲层作为栅线隙沟槽刻蚀时的底部刻蚀停止层，防止了不同区域因膜层结构不同而损伤底部半导体衬底；零层沟槽中所形成的研磨停止材料层还能够在晶圆背面减薄时充当研磨停止层，以改善背面减薄的均匀性。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。