柱状半导体装置及其制造方法

技术领域

本发明涉及柱状半导体装置及其制造方法。

背景技术

近年来，于LSI(Large Scale Integration，大型集成电路)有使用三维结构晶体管。其中，就提供高集成半导体装置的半导体元件而言，作为柱状半导体装置的SGT(Surrounding Gate Transistor，环绕式栅极晶体管)受到注目。另外，具有SGT的半导体装置有更进一步的高集成化、高性能化的需求。

在一般的平面式(planar)MOS晶体管中，通道会往沿着半导体基板的上表面的水平方向延伸。相对于此，SGT的通道则往相对于半导体基板的上表面垂直的方向延伸(例如参考专利文献1、非专利文献1)。因此，SGT相比于平面式MOS晶体管，能够达成半导体装置的高密度化。

图7显示N通道SGT的示意结构图。在具有P型或i型(本征型)的导电型的Si柱100(以下将硅半导体柱称为“Si柱”。)内的上下位置，形成有当其中一者成为源极(source)时，另一者成为汲极(drain)的N

在图7所示的SGT中，成为源极、汲极的N

现有技术文献

专利文献

专利文献1：特开平2-188966号公报。

非专利文献

非专利文献1：Hiroshi Takato,Kazumasa Sunouchi,Naoko Okabe,AkihiroNitayama,Katsuhiko Hieda,Fumio Horiguchi,and Fujio Masuoka:IEEE Transactionon Electron Device,Vol.38,No.3,pp.573-578(1991)

非专利文献2：C.Y.Ting,V.J.Vivalda,and H.G.Schaefer:“Study ofplanarized sputter-deposited SiO2”,J.Vac.Sci.Technol.15(3),p.p.1105-1112.May/June(1978)。

发明内容

发明所欲解决的课题

柱状半导体装置被要求实现高密度化、低耗电化、高速化。

用以解决课题的手段

本发明的观点的柱状半导体装置具有：

半导体柱，于基板上往垂直方向竖立；

栅极绝缘层，围绕所述半导体柱；

栅极导体层，围绕所述栅极绝缘层；

第一掺杂物区域，在俯视时以等宽围绕所述半导体柱的底部侧面，且含有受体(acceptor)或施体掺杂物；以及

第二掺杂物区域，位于所述半导体柱的顶部或侧面，且含有受体或施体掺杂物；

于垂直方向中，所述第一掺杂物区域的上表面位置位于所述栅极绝缘层的下端位置；

于垂直方向中，所述第二掺杂物区域的下端位置位于所述栅极绝缘层的上端位置；

所述第一掺杂物区域与所述第二掺杂物区域成为源极或汲极；

所述第一掺杂物区域与所述第二掺杂物区域具有单结晶性。

优选为，在所述半导体柱的底部以及连结于所述底部的基板表层具有氧化绝缘层。

优选为，于垂直方向中，所述半导体柱内的所述氧化绝缘层的上表面位置与所述第一掺杂物区域的下端位置为分离。

优选为，于俯视时，以等宽围绕所述第一掺杂物区域的以单层或多层构成的第一导体区域与第二导体区域往水平方向延伸；

所述第二导体区域与所述第一导体区域相连。

优选为，所述第二掺杂物区域包括：

第三掺杂物区域，与所述半导体柱的上表面相连，且于俯视所述半导体柱的上表面时，维持所述半导体柱的顶部形状并从所述半导体柱的上表面往垂直方向上方延伸；以及

第四掺杂物区域，与所述第三掺杂物区域的上表面相连，且于俯视所述第三掺杂物区域的上表面时，具有比所述第三掺杂物区域的外周端更靠外侧的外周端。

优选为，所述半导体柱包含：第一半导体柱，与所述第一掺杂物区域相接；以及第二半导体柱，位于比所述第一半导体柱更上方；

于俯视时，所述第一半导体柱的外周比所述第二半导体柱的外周更靠外侧。

优选为，具有在所述半导体柱内与所述第一掺杂物区域相连的第五掺杂物区域；

于垂直方向中，所述第五掺杂物区域的上端位置位于所述第一半导体柱的上端位置。

优选为，于垂直方向中，于所述半导体柱的上方或内部具有绝缘层，所述绝缘层在所述第二掺杂物区域的上端位置具有下端位置。

优选为，于垂直方向中，所述第二掺杂物区域围绕所述半导体柱的侧面以及与所述半导体柱的所述侧面相连的顶部。

本发明的其它观点的柱状半导体装置的制造方法，包括：

于基板上形成往垂直方向竖立的半导体柱的步骤；

形成以单层或多个材料所构成的第一材料层的步骤，所述第一材料层覆盖所述半导体柱，且在最外侧具有绝缘层；

于垂直方向中，去除位于所述半导体柱的下方的所述第一绝缘层，而使所述半导体柱的侧面的一部分露出的步骤；

通过选择性外延结晶成长法形成第一掺杂物区域，所述第一掺杂物区域与露出的所述半导体柱的所述侧面相接并以等宽围绕，且包含施体或受体掺杂物；

所述第一掺杂物区域具有单结晶性，且成为源极或汲极。

优选为，所述基板具有半导体层；

并包括：以包覆所述半导体柱的方式形成耐氧化材料层的步骤；

将所述半导体柱的外周部的所述半导体层的上表面露出的步骤；以及

在露出的所述半导体层的所述上表面以及与所述上表面相连的所述半导体柱的底部形成氧化绝缘层的步骤。

优选为，以与所述第一掺杂物区域分离的方式形成所述氧化绝缘层。

优选为，包括：形成以单层或多层构成的第一导体区域的步骤，所述第一导体区域于俯视时以等宽围绕所述第一半导体区域；以及

以往水平方向延伸的方式形成与所述第一导体区域相连的第二导体区域的步骤。

优选为，所述第二掺杂物区域由第三掺杂物区域以及第四掺杂物区域所形成，其中，

所述第三掺杂物区域与所述半导体柱的上表面相连，且于俯视所述半导体柱的上表面时，维持所述半导体柱的顶部形状并从所述半导体柱的上表面往垂直方向上方延伸；

所述第四掺杂物区域与所述第三掺杂物区域的上表面相连，且于俯视所述第三掺杂物区域的上表面时，具有比所述第三掺杂物区域的外周端更靠外侧的外周端。

根据本发明第10实施方式所述的柱状半导体装置的制造方法，在形成所述第一掺杂物区域后，于垂直方向中，将比所述第一掺杂物区域的上端更上方的所述半导体柱的外周以等宽去除。

优选为，包括：在形成所述第一掺杂物区域后，通过热处理形成在所述半导体柱内与所述第一掺杂物区域相连的第五掺杂物区域的步骤；

于垂直方向中，所述第五掺杂物区域的上端位置位于所述第一半导体柱的上端位置。

优选为，包括：于所述半导体柱的上部内部或顶部上，形成第一绝缘层的步骤；以及

于垂直方向中，以与比所述第一绝缘层更下方的所述半导体柱的侧面相接的方式，通过选择性外延结晶成长法形成所述第一掺杂物区域的步骤。

优选为，于垂直方向中，所述第二掺杂物区域被形成为围绕所述半导体柱的侧面以及与所述半导体柱的所述侧面相连的顶部。

发明的效果

根据本发明，能够实现达成高密度化、低耗电化、高速化的柱状半导体装置。

附图说明

图1A为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1B为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1C为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1D为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1E为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1F为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1G为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1H为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1I为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1J为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1K为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1L为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1M为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1N为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1O为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图1P为用以说明第一实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图2A为用以说明本发明第二实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图2B为用以说明第二实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图2C为用以说明第二实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3A为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3B为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3C为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3D为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3E为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3F为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3G为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3H为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图3I为用以说明本发明第三实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图4A为用以说明本发明第四实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图4B为用以说明本发明第四实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图4C为用以说明本发明第四实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图4D为用以说明本发明第四实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图4E为用以说明本发明第四实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图5A为用以说明本发明第五实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图5B为用以说明本发明第五实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图6为用以说明本发明第六实施方式的具有SGT的柱状半导体装置的制造方法的俯视图及剖面结构图。

图7为表示现有例的SGT的示意结构图。

具体实施方式

以下，一面参阅附图一面针对本发明的实施方式的柱状半导体装置的制造方法进行说明。

(第一实施方式)

以下，一面参阅图1A至图1P，一面针对本发明的第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)表示俯视图，(b)表示(a)的沿X-X’线的剖面结构图，(c)表示(a)的沿Y-Y’线的剖面结构图。

如图1A所示，以形成于i层(本征型Si层)基板(未图示)上的俯视时为圆形的遮罩材料层1为遮罩对i层基板进行蚀刻，而于i层基板2上形成Si柱3，遮罩材料层1包括SiO

接着，如图1B所示，通过ALD(Atomic Layer Deposition，原子层沉积)法，于整体在下层覆盖SiO

接着，如图1C所示，通过热氧化法于i层基板2的上表面以及Si柱3的底部形成SiO

接着，如图1D所示，于Si柱3的外周的SiO

接着，如图1E所示，通过ALD法覆盖整体而形成作为的栅极绝缘层的氧化铪(HfO

接着，如图1F所示，以遮罩材料层1、SiN/SiO

接着，如图1G所示，使露出的TiN层12a氧化，形成氧化TiN层15a、15b。然后，对SiO

接着，如图1H所示，以与开口部16的露出的Si柱3侧面相接的方式通过选择性外延结晶成长法形成单层或多层的P

接着，如图1I所示，以与P

接着，如图1J所示，以遮罩材料层1、SiN/SiO

接着，如图1K所示，于整体覆盖SiN层，并通过CMP法以上表面位置成为遮罩材料层1的上表面位置的方式进行磨光。然后，通过回蚀(ethc back)法将SiN层蚀刻至TiN层12a的中间的高度，而形成SiN层23。然后，于垂直方向中，对比SiN层23更上部的SiN/SiO

接着，如图1L所示，以遮罩材料层1、SiN/SiO

接着，如图1M所示，于整体覆盖SiN层(未图示)，然后通过CMP法，以SiN层的上表面位置成为遮罩材料层1的上表面位置的方式进行磨光。然后，将遮罩材料层1蚀刻至Al

接着，如图1N所示，于整体覆盖SiO

接着，如图1O所示，在Si柱3上的凹部31，通过选择性外延结晶成长法形成含有高浓度受体掺杂物的P

接着，如图1P所示，于整体覆盖SiO

依据第一实施方式，可获得下述特征。

1.随着电路的高密度化，Si柱3的直径变小。在此情形中，若如现有技术仅在Si柱3内形成用以形成PN接合的掺杂物区域时，掺杂物区域会因被限制在细小的Si柱3内，而必然地发生成为源极或汲极的PN接合电阻增大。相对于此，在本发明中，以围绕Si柱3的底部侧面的方式，形成不会被Si柱3直径限制而具有作为低电阻源极、汲极所需的体积的P

2.通过以硅锗(SiGe)取代Si层来形成P

3.通过形成于Si柱3的底部的SiO

4.SiO

5.P

(第二实施方式)

以下一面参阅图2A至图2C，一面针对本发明第二实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)为俯视图，(b)为延着(a)的X-X’线的剖面结构图，(c)为延着(a)的Y-Y’线的剖面结构图。本第二实施方式的制造方法除了以下说明的不同点以外，与第一实施方式所示的步骤相同。

在到图2A所示的步骤前为止，进行与图1A至图1G为止相同的步骤。然后，以与在Si柱3的底部露出的侧面相接的方式，通过选择性外延结晶成长法形成以高浓度含有受体掺杂物的P

接着，如图2B所示，于整体覆盖SiO

接着，通过进行与图1K至图1P为止相同的步骤，如图2C所示，形成SGT。

依据本实施方式的具有SGT的柱状半导体装置，可得到以下特征。

1.在第一实施方式中，于俯视时，W层20a与P

2.在本实施方式中，于俯视时，围绕Si柱3的部分的W层36，以SiN/SiO

(第三实施方式)

以下，一面参阅图3A至3I，一面针对本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。

在到图3A所示的步骤前为止，进行图1A至图1E的SiN/SiO

接着，如图3B所示，以SiN/SiO

接着，如图3C所示，以SiN/SiO

接着，如图3D所示，将在TiN层12C的上部及下部露出的部分氧化而形成TiNO层45a、45b。然后，去除遮罩材料层1。然后，对Si柱3的顶部进行蚀刻，形成凹部42。并且，对位于Si柱3的底部的侧面的SiO

接着，如图3E所示，通过选择性外延结晶成长法，于Si柱3的底部开口部41及顶部内部42，以与Si柱3相接的方式形成以高浓度含有受体掺杂物的P

接着，如图3F所示，通过钽(Ta)的溅镀蒸镀法，形成P

接着，如图3G所示，对整体覆盖SiO

接着，如图3H所示，以阻剂层49及SiN/SiO

接着，如图3I所示，以阻剂层49及SiN/SiO

依据本实施方式的具有SGT的柱状半导体装置，可得到以下特征。

1.在本实施方式中，于俯视时，位于Si柱3顶部上的P

2.在本实施方式中，如图3E所示，同时地通过选择性外延结晶成长法来形成P

(第四实施方式)

以下，一面参阅图4A至图4E，一面针对本发明的第四实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。

如图4A所示，不形成在图3A、3B所示的步骤中的栅极HfO

接着，如图4B所示，以SiO

接着，如图4C所示，对SiO

接着，如图4D所示，对SiO

接着，如图4E所示，通过ALD法于整体形成栅极HfO

依据实施方式的具有SGT的柱状半导体装置，可得到下述特征。

1.依据本实施方式，P

2.根据本实施方式，在形成栅极HfO

(第五实施方式)

以下，一面参阅图5A、图5B，一面针对本发明的第五实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。

进行图1A至图1M为止的步骤。在该步骤中，如图5A所示，使位于Si柱3的顶部上的SiO

接着，如图5B所示，通过选择性外延结晶成长法形成含有受体掺杂物的P

根据实施方式的具有SGT的柱状半导体装置，可得到以下特征。

1.根据本实施方式，上下的P

2.本实施方式能够应用于形成要在一个Si柱形成多个SGT的半导体装置。据此，能够在一个Si柱形成具有低电阻源极、汲极的多个SGT。

3.根据第一实施方式本实施方式，如图1N、图1O所示，P

以下，一面参阅图6，一面针对本发明的第六实施方式的具有SGT的柱状半导体装置的制造方法进行说明。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。

进行图1A至图1M为止的步骤。在该步骤中，如图6所示，于图5A中，使Si柱3顶部上的SiO

根据实施方式的具有SGT的柱状半导体装置，可得到以下特征。

1.根据本实施方式，上下的P

2.于形成要在一个Si柱形成多个SGT的半导体装置中，本实施方式能够应用于形成最上部的SGT。据此，能够在一个Si柱形成具有低电阻源极、汲极的多个SGT。

3.在本实施方式中，与第五实施方式同样地，通过加长露出的Si柱3顶部的高度，能够不降低SGT电路的集成度而增加Si柱3与P

另外，在本发明的实施方式中，虽以SGT单体晶体管为例进行了说明，但本发明也可应用于使用多个SGT的电路形成。

并且，在本发明的实施方式中，虽于一个半导体柱3形成一个SGT，但本发明也可应用于形成二个以上的电路形成。

并且，在第一实施方式中，如图1A所示，使用包含SiO

并且，在第一实施方式中，如图1A所示，包含SiO

并且，在第一实施方式中，如图1F所示，以遮罩材料层1、SiO

并且，在第一实施方式中，于i层基板2上形成Si柱3，并形成SGT，但也可使用SOI(Silicon On Insulator，绝缘层上硅晶)基板来取代i层基板2。另外，也可在i层基板2设有井(well)结构。此实施方式在本发明其它实施方式中也相同。

并且，在第一实施方式中，如图1C所示，在以遮罩材料层1覆盖Si柱3顶部，并以SiO

并且，在第一实施方式中，如图1G所示，将在TiN层12a的顶部及底部露出的TiN层12a氧化，而形成作为绝缘层的TiNO层15a、15b。相对于此，例如在图1F中，在使SiO

并且，在本实施方式中，如图1D所示，在Si柱3的外周的SiO

另外，在第一实施方式中，如图1H所示，使用选择性外延结晶成长来形成P

并且，如第一实施方式的图1H所示，以与开口部16的露出的Si柱3的侧面相接的方式，通过选择性外延结晶成长法，形成以高浓度含有受体掺杂物的包含单层或多层的P

并且，在第一实施方式中如图1J所示，以遮罩材料层1、SiO

并且，如第一实施方式中的图1P所示，P

并且，在第一实施方式中，虽以W层20a形成与P

并且，在本发明的实施方式中，Si柱3的俯视时的形状为圆形。相对于此，本发明即便是俯视时的Si柱3的形状为矩形、椭圆形，也同样可应用。

并且，在第一实施方式中，图1P所示的P

并且，同样地在第一实施方式中，当Si柱3直径于俯视时变得更小时，于俯视时，来自通过选择性外延结晶成长法所形成的P

并且，在第四实施方式中说明优选为通过到最后步骤为止的热步骤，来自P

并且，在第一实施方式中，在Si柱3的底部侧面及顶部上形成含有高浓度受体掺杂物的P

并且，在第一实施方式中，通过选择性外延结晶成长法，均以高浓度含有受体掺杂物的方式形成P

并且，在第一实施方式中，使用TiN层12b作为栅极电极进行了说明，但栅极电极材料层也可通过单层或多层的其它导体层形成。此实施方式在本发明的其它实施方式中也相同。

并且，在第一实施方式中，针对在Si柱3的上下，以具有相同极性的导电性的P

并且，在第一实施方式中，在垂直方向中，以从SiO

并且，在第一实施方式中，如使用图1N、图1O进行过说明，对Si柱3的顶部进行蚀刻而形成凹部31，然后，于凹部31通过选择性外延结晶成长而形成P

并且，在第二实施方式中，说明了也可在形成W层36a前，在P

并且，在第三实施方式中，在去除遮罩材料层1之后，对Si柱3的顶部进行蚀刻，而形成凹部42。该凹部42与所述的第一实施方式相同，也可仅是去除遮罩材料层1而形成。此时，优选为对Si柱3的顶部进行薄层氧化，然后进行去除该形成出的氧化膜的洗涤。此实施方式在本发明的其它实施方式中也相同。

并且，在第三实施方式中的图3E所示的SiO

并且，根据第四实施方式，在形成栅极HfO

并且，根据第四实施方式，如图4D所示，将露出的Si柱3的侧面氧化而形成SiO

并且，根据第四实施方式，如图4D所示，将露出的Si柱3的侧面氧化而形成SiO

并且，在以上实施方式中，就半导体柱中的通道、源极、汲极等半导体区域而言，使用Si(硅)为例进行了说明。但并不限于此，本发明的技术思维也可应用于使用如SiGe的含有Si的半导体材料或Si以外的半导体材料且具有SGT的半导体装置。

并且，在纵型NAND型快闪存储器电路中，由以半导体柱为通道，并围绕该半导体柱的通道氧化层、电荷蓄积层、层间绝缘层、控制导体层所构成的存储器单元以多段往垂直方向形成。在这些存储器单元的两端的半导体柱会有对应于源极的源极线掺杂物层、及对应于汲极的位(bit)线掺杂物层。另外，对于一个存储器单元，当其两侧的存储器单元的其中一者为源极，则另一者会发挥汲极的作用。如此，纵型NAND型快闪存储器电路为一种SGT电路。因此，本发明也可应用于NAND型快闪存储器电路。

本发明可在未脱离本发明的广义的精神与范围内实施各种实施方式及变更。并且，以上实施方式只是用以说明本发明的一种实施例，并不限定本发明的范围。以上实施例及变形例可任意组合。并且，根据需要将以上实施方式的构成要件的一部分去除也属于本发明的技术思维的范围内。

产业上的可利用性

根据本发明的柱状半导体装置，能够得到高性能的柱状半导体装置。

附图标记说明

1：遮罩材料层

2：i层基板

3,3a：Si柱

4,4a,4e,13,13a,25,39,39a：SiO

5,8,8a,8b,8c,21,21a,26,26a,29,30,33,37,38,38a,38b,48,48a,54：SiO

7,9,9a,9b,9c,23,52：SiN层

11,11a,11b,11c,11d：HfO

12,12a,12b,12c,12d：TiN层

16,41：开口部

15a,15b,45a,45b：TiNO层

18,32,35,43,44,50,56,57：P

20,20a,24,24a,36,36a,51：W层

22,27,49：阻剂层

31,42：凹部

C1,C2,C3：接触孔

M1,M2,M3：金属配线层

46,46a,47,47a：Ta层。