FINFET接触及其形成方法

技术领域

本公开一般地涉及FINFET接触及其形成方法。

背景技术

在晶体管制造技术的最新发展中，金属被用于形成接触插塞(plug)和金属栅极。接触插塞用于连接到晶体管的源极和漏极区域以及栅极。源极/漏极接触插塞通常连接到源极/漏极硅化物区域，该源极/漏极硅化物区域通过沉积金属层，并然后执行退火以使金属层与源极/漏极区域中的硅进行反应而形成。栅极接触插塞用于连接到金属栅极。

金属栅极的形成可以包括形成虚设栅极堆叠、去除虚设栅极堆叠以形成开口、将金属材料填充到开口中、以及执行平坦化以去除多余的金属材料以形成金属栅极。然后凹陷金属栅极以形成凹槽，并且将电介质硬掩模填充到凹槽中。在形成栅极接触插塞时，去除硬掩模，使得栅极接触插塞可以接触金属栅极。

源极/漏极接触插塞还被形成为电耦合至源极/漏极区域。源极/漏极接触插塞的形成包括蚀刻层间电介质(ILD)以形成接触开口，以及在接触开口中形成源极/漏极硅化物区域和接触插塞。

发明内容

根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成半导体鳍；在所述半导体鳍上方形成第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆叠被层间电介质(ILD)围绕；在所述第一栅极堆叠和所述第二栅极堆叠上形成第一电介质材料，其中，所述第一电介质材料的顶表面高出所述衬底第一高度；执行蚀刻工艺以在邻近所述第一栅极堆叠的所述ILD中形成第一开口，并且在邻近所述第二栅极堆叠的所述ILD中形成第二开口，其中，在所述蚀刻工艺之后，所述第一电介质材料的位于所述第一栅极堆叠上的顶表面高出所述衬底第二高度，所述第二高度小于所述第一高度；在所述第一开口中形成第一导电材料以形成第一接触插塞，并且在所述第二开口中形成所述第一导电材料以形成第二接触插塞；在所述第一接触插塞上方和所述第二接触插塞上方形成第二电介质材料；以及对所述第二电介质材料执行平坦化工艺，其中，在所述平坦化工艺之后，所述第二接触插塞的所述第一导电材料被暴露，并且所述第一接触插塞的所述第一导电材料被所述第二电介质材料覆盖。

根据本公开的另一实施例，提供了一种形成半导体器件的方法，包括：在第一鳍上方形成第一栅极堆叠，并且在第二鳍上方形成第二栅极堆叠；在所述第一栅极堆叠上方和所述第二栅极堆叠上方沉积第一电介质材料；在邻近所述第一栅极堆叠的所述第一电介质材料中形成第一开口，并且在邻近所述第二栅极堆叠的所述第一电介质材料中形成第二开口；蚀刻位于所述第一栅极堆叠上方的所述第一电介质材料，其中，所述蚀刻在所述第一电介质材料中形成具有第一深度的凹槽；以及在所述第一开口中形成第一接触，并且在所述第二开口中形成第二接触，包括：在所述第一开口和所述第二开口中沉积导电材料，其中，所述导电材料在所述第一开口上方具有第一高度，所述第一高度小于所述第一深度；在所述第一开口中的所述导电材料上方以及所述第二开口中的所述导电材料上方沉积第二电介质材料；以及使用平坦化工艺，去除位于所述第二开口中的所述导电材料上方的所述第二电介质材料。

根据本公开的又一实施例，提供了一种半导体器件，包括：半导体鳍，所述半导体鳍从衬底突出；第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠位于所述半导体鳍上方，并且所述第二栅极堆叠位于所述半导体鳍上方；第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域位于邻近所述第一栅极堆叠的所述半导体鳍中，并且所述第二源极/漏极区域位于邻近所述第二栅极堆叠的所述半导体鳍中；第一层第一电介质材料和第二层第一电介质材料，所述第一层第一电介质材料位于所述第一栅极堆叠上，并且所述第二层第一电介质材料位于所述第二栅极堆叠上；第一源极/漏极接触，所述第一源极/漏极接触位于所述第一源极/漏极区域上并且邻近所述第一栅极堆叠；第一层第二电介质材料，所述第一层第二电介质材料位于所述第一源极/漏极接触的顶表面上；以及第二源极/漏极接触，所述第二源极/漏极接触位于所述第二源极/漏极区域上并且邻近所述第二栅极堆叠，其中，所述第二源极/漏极接触的顶表面不含所述第二电介质材料。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1-图6示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视图。

图7A-图7B示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视图和截面图。

图8示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的截面图。

图9A-图9B示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视图和截面图。

图10-图11示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视图。

图12-图20示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的截面图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据一些实施例，提供了具有源极/漏极接触插塞的晶体管及其形成方法。根据一些实施例，示出了形成源极/漏极接触插塞的中间阶段。讨论了一些实施例的一些变型。在一些实施例中，在电介质材料中形成凹槽和开口以形成自对准的接触。凹槽和开口部分地填充有导电材料(而不是例如被过填充)，这允许使用较少的平坦化步骤来形成自对准的接触。使用较少的平坦化步骤来形成自对准的接触允许保留较厚的电介质材料层，这可以提高工艺灵活性并提高产量。在各种视图和说明性实施例中，相同的参考标号用于指示相同的要素。在一些示出的实施例中，鳍式场效应晶体管(FinFET)的形成被用作示例来解释本公开的概念。平面晶体管也可以采用本公开的概念。

在图1中，提供衬底20。衬底20可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。半导体衬底20可以是晶圆10的一部分，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。

进一步参考图1，在衬底20中形成阱区域22。根据本公开的一些实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入衬底20而形成的n型阱区域。根据本公开的其他实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入衬底20而形成的p型阱区域。所得的阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于10

参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24替代地被称为浅沟槽隔离(STI)区域。衬底20在相邻的STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，然后对其进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。垫氧化物层28用作半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30例如通过使用低压化学气相沉积(LPCVD)由氮化硅形成。根据本公开的其他实施例，硬掩模层30通过硅的热氮化、或等离子体增强化学气相沉积(PECVD)形成。在硬掩模层30上形成光致抗蚀剂(未示出)，然后对其进行图案化。然后，使用经图案化的光致抗蚀剂作为蚀刻掩模来对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。

接下来，将经图案化的硬掩模层30用作蚀刻掩模来蚀刻衬垫氧化物层28和衬底20，然后用(一种或多种)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除电介质材料的多余部分，并且(一种或多种)电介质材料的其余部分为STI区域24。CMP工艺可以使用包含如下研磨材料的浆料，例如，Ce(OH)

硬掩模30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26在相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的一部分，因此半导体条带26的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带26是通过蚀刻衬底20在STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中再生长另一半导体材料而形成的替换条带。因此，半导体条带26由与衬底20的半导体材料不同的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳、或III-V族化合物半导体材料形成。

参考图3，凹陷STI区域24，使得半导体条带26的顶部突出高于STI区域24的其余部分的顶表面24A，以形成突出的鳍36。该蚀刻可以使用干法蚀刻工艺来执行，其中，例如将HF

在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用其余的间隔件或心轴来图案化鳍。

参考图4，虚设栅极堆叠38被形成为在(突出的)鳍36的顶表面和侧壁上延伸。虚设栅极堆叠38可以包括虚设栅电介质40，以及虚设栅电介质40上方的虚设栅极电极42。虚设栅极电极42可以例如使用多晶硅来形成，并且还可以使用其他材料。每个虚设栅叠层38还可以包括在虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅、或它们的多个层形成。虚设栅极堆叠38可以跨单个或多个突出的鳍36和/或STI区域24。虚设栅极堆叠38还具有与突出的鳍36的长度方向垂直的长度方向。

接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。根据本公开的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等之类的(一种或多种)电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。

然后，执行蚀刻工艺以蚀刻突出的鳍36的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，得到图5所示的结构。凹陷可以是各向异性的，因此鳍36的直接位于虚设栅极堆叠38和栅极间隔件46下面的部分被保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。相应地形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分、以及在突出的鳍36的其余部分之间的部分。

接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，得到图6中的结构。取决于所得的FinFET为p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得的FinFET为p型FinFET时，可以生长硅锗硼(SiGeB)或硅硼(SiB)。相反，当所得的FinFET为n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、其多个层等。在凹槽50中填充有外延区域54之后，外延区域54的进一步外延生长使外延区域54水平扩展，并且可以形成刻面。外延区域54的进一步生长还可以使相邻的外延区域54彼此融合。可能产生空隙(气隙)56。根据本公开的一些实施例，当外延区域54的顶表面仍为波浪形，或者当合并的外延区域54的顶表面已经变得基本上平坦时(这通过在外延区域54上进一步生长实现，如图6所示)，可以完成外延区域54的形成。

在外延工艺之后，外延区域54可以进一步注入有p型或n型杂质以形成源极区域和漏极区域，这些源极区域和漏极区域也用附图标记54来表示。根据本公开的替代实施例，当在外延期间外延区域54原位掺杂有p型或n型杂质时，跳过注入步骤。

图7A示出了在形成接触蚀刻停止层(CESL)58和第一层间电介质(ILD)60之后的结构的透视图。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等来形成。第一ILD 60可以包括使用例如FCVD、旋涂、CVD或另一种沉积方法形成的电介质材料。第一ILD 60可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，四乙基原硅酸酯(TEOS)氧化物、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使第一ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。

图7B示出了图7A中的参考横截面7B-7B，其中示出了虚设栅极堆叠38。接下来，如图8所示，包括硬掩模层44、虚设栅极电极42和虚设栅极电介质40的虚设栅极堆叠38被蚀刻，从而在栅极间隔件46之间形成沟槽62。突出的鳍36的顶面和侧壁暴露于沟槽62。

接下来，如图9A和图9B所示，在沟槽62(图8)中形成替换栅极堆叠72。图9B示出了图9A中的参考横截面9B-9B。替换栅极堆叠72包括栅极电介质68和相应的栅极电极70。

根据本公开的一些实施例，栅极电介质68包括界面层(IL)64作为其下部。IL 64被形成在突出的鳍36的暴露表面上。IL 64可以包括诸如氧化硅层之类的氧化物层，其通过突出的鳍36的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质68还可包括在IL 64上方形成的高k电介质层66。高k电介质层66包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0，并且有时高达21.0或更高。高k电介质层66覆盖IL 64，并且可以与之接触。高k电介质层66被形成为共形层，并在凸出的鳍36的侧壁以及栅极间隔件46的顶表面和侧壁上延伸。根据本公开的一些实施例，高k电介质层66使用ALD、CVD、PECVD、分子束沉积(MBD)等来形成。

进一步参考图9B，在栅极电介质68上形成栅极电极70。栅极电极70可以包括多个含金属层74(可以形成为共形层)，以及填充金属区域76(填充未被多个含金属层74填充的沟槽的其余部分)。含金属层74可包括阻挡层、阻挡层上方的功函数层、以及功函数层上方的一个或多个金属帽盖层。在一些实施例中，在栅极堆叠72、栅极间隔件46和第一ILD 60上方形成可选的帽盖层(未示出)。帽盖层可以由诸如氮化硅、碳化硅、氮氧化硅、碳氮化硅等、或其组合等之类的合适材料形成。

图10示出了根据一些实施例的第一自对准接触电介质(SACD)80的形成。第一SACD80被形成在栅极堆叠72和栅极间隔件46上方，并且第一SACD 80的部分可以用作硬掩模。SACD 80允许在第一间距区域81A内形成自对准接触118A(见图20)。例如，SACD 80可以在随后将接触118A(参见图20)的开口83A蚀刻到外延区域54期间为栅极堆叠72和栅极间隔件46提供保护。由于存在第一SACD 80，开口83A的蚀刻中的小工艺变化不太可能在接触118A和栅极堆叠72之间形成电短路。以这种方式，接触118A是“自对准”接触。

第一SACD 80的形成可以包括执行蚀刻工艺以在栅极堆叠72中形成凹槽，用电介质材料填充凹槽，然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除电介质材料的多余部分。栅极间隔件46也可以在蚀刻工艺中被凹陷。在一些实施例中，第一SACD80可以具有与栅极间隔件46的顶表面大约齐平的顶表面，或者第一SACD 80可以具有突出高于栅极间隔件46的顶表面的顶表面。第一SACD 80的部分的尺寸和位置与栅极堆叠72和栅极间隔件46自对准。第一SACD 80的材料可以选自但不限于氮化钛、氧化铪、氮化锆、氧化铝、氧氮化铝、硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、其他氮化物、其他氧化物、其他电介质材料等、或其组合。第一SACD 80可以使用合适的沉积工艺形成，例如，CVD、ALD、FCVD、PECVD、MOCVD、旋涂或其他沉积方法。

图11示出了根据一些实施例的第二ILD 61的形成。第二ILD 61被形成在栅极堆叠72、栅极间隔件46和第一ILD 60上方。第二ILD 61可以被形成在帽盖层(如果存在)上方。第二ILD 61可以由与第一ILD 60相似的电介质材料、有不同组成的不同电介质材料、或使用不同工艺形成的电介质材料形成。第二ILD 61可以包括使用例如FCVD、旋涂、CVD或另一种沉积方法形成的电介质材料。

图12-20示出了根据一些实施例的接触118(参见图20中的接触118A-B)的形成。图12-20示出了图11中所示的参考横截面“A-A”。这些结构的一些细节未在图12-20中示出。例如，在图12-20中，未示出源极/漏极区域54、源极/漏极硅化物区域、半导体鳍36、STI区域24等。可以参考先前的图(例如，图9B或图11)找到一些未在图12-20中示出的细节。

图12示出了与图11所示的结构相似的结构，除了示出了由第一ILD60的区域间隔开的多个栅极堆叠72。图12所示的示例结构包括具有不同间距的栅极堆叠72。作为参考，第一间距区域81B包括具有相对较小间距(示出了示例较小间距P1)的栅极堆叠72，并且第二间距区域81B包括具有相对较大间距(示出了示例较大间距P2)的栅极堆叠72。在一些实施例中，栅极堆叠72的间距(例如，P1或P2)可以在约

图13示出了通过第一ILD 60和第二ILD 61形成开口83A和83B。开口83A被形成在第一间距区域81A中，并且开口83B被形成在第二间距区域81B中。开口83A和83B的形成包括蚀刻第一ILD 60和第二ILD 61以暴露CESL 58的下面部分，并然后蚀刻CESL 58的暴露部分以暴露源极/漏极外延区域54(图12-20中未示出)。在一些实施例中，可以在第一间距区域81A中的第一SACD 80中形成凹槽85。凹槽85可以被形成为使得开口83A自对准以形成接触118A(见图20)。例如，用于形成自对准开口83A的蚀刻工艺可以去除第一SACD 80的一些上部，但是不能完全蚀刻穿过第一间距区域81A中的第一SACD 80。因此，第一SACD 80的部分保留在第一间距区域81A中的栅极堆叠72上方，从而允许接触118A为自对准接触。例如，蚀刻工艺可以将第一SACD 80蚀刻约

可以通过使用可接受的光刻和蚀刻技术来形成凹槽85、开口83A和开口83B。例如，可以在第二ILD 61上方形成光致抗蚀剂结构或硬掩模并对其进行图案化，并且该图案用于蚀刻第一ILD 60、第二ILD 61或第一SACD 80。在一些实施例中，在一个蚀刻工艺中蚀刻凹槽85，并在以一个或多个不同的工艺蚀刻开口83A和/或开口83B。在其他实施例中，在一个蚀刻工艺中蚀刻凹槽85和开口83A，并在不同的蚀刻工艺中蚀刻开口83B。在一些实施例中，通过一个或多个各向异性干法蚀刻工艺形成凹槽85、开口83A和开口83B。例如，蚀刻工艺可以包括使用以比第一SACD 80更大的速率选择性地蚀刻ILD 60和61的工艺气体的干法蚀刻工艺。在一些实施例中，工艺气体可以包括一种气体或气体的混合物，例如，C

仍参考图13，一旦已经通过开口83A和开口83B暴露源极/漏极外延区域54，则可以在外延区域54上形成可选的硅化物接触(未单独示出)。硅化物接触可以包括钛、镍、钴或铒以降低接触的肖特基(Schottky)势垒高度。然而，也可以使用其他金属，例如，铂、钯等。可以通过毯式沉积适当的金属层来进行硅化，然后进行退火步骤，该退火步骤使金属与下面的暴露的硅反应。然后例如通过选择性蚀刻工艺来去除未反应的金属。硅化物接触的厚度可以在约5nm和约50nm之间。

图14示出了根据一些实施例的在开口83A和83B中形成导电层82。导电层82与硅化物接触(如果存在)或外延区域54物理连接。导电层82被形成为使得导电层82在第一间距区域81A的凹槽85中的第一SACD 80上方以及在第二间距区域81B的第二ILD 61上方延伸。导电层82的量被沉积为使得凹槽85被导电层82的材料不完全填充。例如，凹槽85内的导电层82的顶表面可以比第二ILD 61的顶表面低距离D1，该距离D1在约

在一些实施例中，导电层82包括阻挡层(未单独示出)。阻挡层有助于阻挡随后形成的导电层82扩散到诸如ILD 60或61之类的相邻电介质材料中。阻挡层可以由钛、氮化钛、钽、氮化钽、锰、氧化锰、钴、氧化钴、氮化钴、镍、氧化镍、氮化镍、碳化硅、氧掺杂的碳化硅、氮掺杂的碳化硅、氮化硅、氧化铝、氮化铝、氧氮化铝、聚合物(例如，聚酰亚胺、聚苯并恶唑(PBO)等)、或其组合。阻挡层可以通过CVD、PVD、PECVD、ALD、SOD等或其组合来形成。在一些实施例中，阻挡层被省略。

导电层82包括形成在开口83A和开口83B内以及在阻挡层(如果存在)上方的导电材料。导电材料可包括合适的导电材料，例如，钴、W、Al、Cu、AlCu、W、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Ni、Ti、TiAlN、Ru、Mo、或WN，但可以使用诸如溅射、CVD、电镀、化学镀等之类的沉积工艺来沉积任何合适的材料，例如，铝、铜、它们的合金、这些的组合等。

转到图15，根据一些实施例，导电层82被凹陷。导电层82在第一间距区域81A中可以被凹陷到低于第一SACD 80的顶表面的水平，并且在第二间距区域81B中被凹陷到低于第二ILD 61的顶表面的水平。在一些实施例中，导电层82可以被凹陷距离D2，该距离D2在约

在一些情况下，用导电层82完全填充凹槽85需要在进行凹陷之前在单独的步骤(例如，使用CMP工艺或其他平坦化工艺)中去除多余的导电层82，以在第一间距区域81A和第二间距区域81B二者中实现均匀的凹陷。例如，如果凹陷85被导电层82完全填充，则第一间距区域81A中的开口83A上方的导电层82的厚度可以明显大于在第二间距区域81B中的开口83B上方延伸的导电层82的厚度。例如，如果不首先执行CMP工艺，则导电层82的这种厚度差异可能在第一间距区域81A和第二间距区域81B之间导致不可接受的凹陷差异。在图14-15所示的实施例中，因为凹槽85仅部分地填充导电层82而不是完全填充导电层82，因此可以在不首先去除多余的导电层82(例如，使用CMP工艺或其他平坦化工艺)的情况下执行导电层82的凹陷。通过沉积导电层82以使得凹陷85被不完全填充，可以减小开口83A上方的导电层82的厚度与开口83B上方的导电层82的厚度之间的差异，从而允许在不首先执行平坦化工艺的情况下在第一间距区域81B和第二间距区域81B中的更均匀的凹陷。以这种方式，通过不首先执行平坦化工艺，可以减少工艺步骤的数量。此外，减少在工艺期间执行的平坦化工艺的总数可以允许更大高度的第一SACD 80保留在FinFET器件中的每个栅极堆叠72上(参见图17)。

图16示出了根据一些实施例形成第二自对准接触电介质(SACD)88的。第二自对准接触电介质88允许在第一间距区域81A内形成自对准接触118(参见图20)。例如，第二SACD88可以在后续工艺期间保护第一间距区域81A中的导电层82，以减少在接触118A的导电材料116(参见图20)和其他导电部件之间形成电短路的机会。在第一SACD 80、导电层82和第二ILD 61上方形成第二SACD88。例如，在第一间距区域81A中，在第一SACD 80和导电层82上方形成第二SACD 88，并且在第二间距区域81B中，在第二ILD 61和导电层82上方形成第二SACD 88。在一些实施例中，第二SACD 88可以填充凹槽85。例如，第一间距区域81A中的第二SACD 88的顶表面可以比第二间距区域81B中的第二ILD 61的顶表面在衬底20上方更高。第二SACD 88的材料可以选自但不限于氮化钛、氧化铪、氮化锆、氧化铝、氧氮化铝、硅、氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、其他氮化物、其他氧化物、其他电介质材料等或它们的组合。第二SACD 88可以使用适当的沉积工艺形成，例如，CVD、ALD、FCVD、PECVD、MOCVD、旋涂或其他沉积方法。在一些实施例中，第二SACD 88的材料不同于第一SACD 80的材料，使得随后的蚀刻工艺可以相对于第一SACD 80的材料对第二SACD88的材料具有选择性。

转到图17，对第二SACD 88执行平坦化工艺以平坦化第一SACD 80、第二SACD 88和导电层82。平坦化可以包括一个或多个蚀刻工艺或研磨工艺，例如，CMP工艺。由于第二间距区域81B中的导电层82的较大厚度(参见图16)，因此在平坦化工艺期间从导电层82上方去除第二SACD 88。因此，在第一间距区域81A中，第二SACD 88保留在导电层82上方，并且在第二间距区域81B中，导电层82不含第二SACD 88。在平坦化工艺之后，第一SACD 80、第二SACD88、导电层82和第一ILD60的暴露的顶表面是水平的。

由于凹槽85被导电层82不完全填充(参见图14)，因此在第二SACD 88的平坦化之前执行较少平坦化工艺，并且因此第一SACD 80在栅极堆叠72上方的高度可能比如果执行更多平坦化工艺更大。在一些实施例中，在对第二SACD 88执行平坦化工艺之后，第一SACD80在栅极堆叠72上方具有高度D3，其在约

在一些情况下，在栅极堆叠72上方具有更大的第一SACD 80的可用厚度可以增加形成FinFET器件的工艺灵活性。例如，由于第一SACD 80的较大厚度，因此过平坦化或欠平坦化的余量可能较大，因此可以提高产量。此外，第一SACD 80的较大厚度可允许更彻底或更清洁地执行平坦化。此外，第一SACD 80在栅极堆叠72上方的较大厚度可以减少短路的机会(例如，接触到栅极短路、栅极到栅极短路、或接触到接触短路)，从而提高产量。通过减少所执行的平坦化工艺的数量，还可以减少工艺成本。

图18示出了根据一些实施例形成蚀刻停止层102和硬掩模104。蚀刻停止层102和硬掩模104用于形成和保留源极/漏极接触开口106的图案(参见图19)。蚀刻停止层102可以由氧化物、氮化物、碳化物、碳氧化物等或它们的组合形成。蚀刻停止层102可以通过诸如CVD、PVD、ALD等之类的适当的沉积工艺来形成。硬掩模104可以由氮化钛、氮化硼、氧化物、氮化物等或其组合形成。硬掩模104可以通过诸如CVD、PVD、ALD、旋涂等之类的合适的沉积工艺来形成。

转到图19，根据一些实施例，形成源极/漏极接触开口106。源极/漏极接触开口106以被形成为暴露第一间距区域81A中的接触插塞82。源极/漏极接触开口106可以使用适当的光刻和蚀刻工艺来形成。例如，硬掩模104可以被图案化，并然后用作蚀刻掩模以形成源极/漏极接触开口106。源极/漏极接触开口106可以使用适当的蚀刻工艺(例如，干法蚀刻工艺)来形成。蚀刻工艺去除导电层82上方的第二SACD 88以暴露将形成接触件118A的导电层82(参见图20)。在一些实施例中，蚀刻工艺相对于第一SACD 80的材料对第二SACD 88的材料是选择性的。

转到图20，根据一些实施例，形成接触118A和接触118B。接触118A和接触118B提供到外延区域54的电连接。由于第一SACD 80和/或第二SACD 88的存在，接触118A可以被认为是“自对准”接触。接触118A可以通过将导电材料116填充到开口106中并执行平坦化工艺(例如，CMP工艺或研磨工艺)以去除导电材料116的多余部分来形成。平坦化工艺还暴露第二间距区域81B中的导电层82，从而形成接触118B。在平坦化工艺之后，导电材料116、导电层82、第一SACD 80和第二SACD 88的暴露表面可以是水平的。如图20所示，第一间距区域81A中的接触118A可以包括设置在导电层82上方的导电材料116，并且第二间距区域81B中的接触118B可以不具有导电材料116。根据本公开的一些实施例，导电材料116包括可以由氮化钛、氮化钽、钛、或钽形成的扩散阻挡层，以及诸如铜、钨、钴、钌等之类的填充材料。可以通过诸如电化学电镀、PVD、CVD等或其组合之类的沉积工艺来形成导电材料116。

本公开的实施例具有一些有利特征。随着集成电路中特征尺寸的减小，源极/漏极接触插塞和栅极接触插塞的尺寸也减小。例如，由于拓扑以及光刻工艺的限制，难以形成具有小尺寸的接触插塞。在一些情况下，多个自对准电介质被用于在具有小特征或间距的一些区域中形成自对准接触。在自对准接触的形成期间可以使用多个平坦化步骤。本公开描述了使用较少平坦化步骤来形成FinFET器件的自对准接触的技术，这使得较大高度的自对准电介质材料保留在FinFET器件的栅极堆叠上方。通过减少平坦化步骤的数量，可以减少处理FinFET器件的成本和时间。此外，栅极堆叠上方较大厚度的自对准电介质材料允许更多工艺变化，而不会增加与工艺相关的产量损失的风险。较大厚度的自对准电介质材料还可以通过降低在工艺期间形成电短路的风险来提高产量。

根据本公开的一些实施例，一种方法，包括：在衬底上方形成半导体鳍；在半导体鳍上方形成第一栅极堆叠和第二栅极堆叠，第一栅极堆叠和第二栅极堆叠被层间电介质(ILD)围绕；在第一栅极堆叠和第二栅极堆叠上形成第一电介质材料，其中，第一电介质材料的顶表面高出衬底第一高度；执行蚀刻工艺以在邻近第一栅极堆叠的ILD中形成第一开口，并且在邻近第二栅极堆叠的ILD中形成第二开口，其中，在蚀刻工艺之后，第一电介质材料的位于第一栅极堆叠上的顶表面高出衬底第二高度，该第二高度小于第一高度；在第一开口中形成第一导电材料以形成第一接触插塞，并在第二开口中形成第一导电材料以形成第二接触插塞；在第一接触插塞上方和第二接触插塞上方形成第二电介质材料；以及对第二电介质材料执行平坦化工艺，其中，在平坦化工艺之后，第二接触插塞的第一导电材料被暴露，并且第一接触插塞的第一导电材料被第二电介质材料覆盖。在实施例中，在第一开口和第二开口中形成第一导电材料包括：在第一栅极堆叠上的第一电介质材料上方以及第二栅极堆叠上的第一电介质材料上方沉积第一导电材料，其中，第一导电材料的位于第一栅极堆叠上的第一电介质材料上方的顶表面高出衬底第五高度，该第五高度在第二高度和第一高度之间。在实施例中，该方法包括：凹陷第一导电材料以暴露第一栅极堆叠上的第一电介质材料和第二栅极堆叠上的第一电介质材料。在实施例中，在对第二电介质材料执行平坦化工艺之后，第二接触插塞的第一导电材料的顶表面与覆盖第一接触插塞的第二电介质材料的顶表面齐平。在实施例中，该方法包括：去除第二电介质材料以暴露第一接触插塞，并且在经暴露的第一接触插塞上沉积第二导电材料。在实施例中，第一栅极堆叠是具有第一间距的多个第一栅极堆叠中的一个第一栅极堆叠，其中，第二栅极堆叠是具有第二间距的多个第二栅极堆叠中的一个第二栅极堆叠，其中，第一间距小于第二间距。在实施例中，第一电介质材料不同于第二电介质材料。在实施例中，该方法包括：在邻近第一栅极堆叠的半导体鳍中形成第一源极/漏极区域，其中，第一接触插塞与第一源极/漏极区域电连接。在实施例中，在蚀刻工艺之后，第一电介质材料的位于第二栅极堆叠上的顶表面高出衬底第一高度。

根据本公开的一些实施例，一种方法，包括：在第一鳍上方形成第一栅极堆叠，并在第二鳍上方形成第二栅极堆叠；在第一栅极堆叠上方和第二栅极堆叠上方沉积第一电介质材料；在邻近第一栅极堆叠的第一电介质材料中形成第一开口，并在邻近第二栅极堆叠的第一电介质材料中形成第二开口；蚀刻位于第一栅极堆叠上方的第一电介质材料，其中，该蚀刻在第一电介质材料中形成具有第一深度的凹槽；以及在第一开口中形成第一接触，并在第二开口中形成第二接触，其包括：在第一开口和第二开口中沉积导电材料，其中，导电材料在第一开口上方具有第一高度，该第一高度小于第一深度；在第一开口中的导电材料上方以及第二开口中的导电材料上方沉积第二电介质材料；以及使用平坦化工艺，去除位于第二开口中的导电材料上方的第二电介质材料。在实施例中，第二电介质材料在第一栅极堆叠上方和第二栅极堆叠上方延伸，其中，第二电介质材料的位于第一栅极堆叠上方的顶表面低于第二电介质材料的位于第二栅极堆叠上方的顶表面。在实施例中，在执行平坦化工艺之后，第一开口中的导电材料保持被第二电介质材料覆盖。在实施例中，在执行平坦化工艺之后，在第一开口内的第一电介质材料在第一栅极堆叠上方具有

根据本公开的一些实施例，一种器件，包括：半导体鳍，从衬底突出；第一栅极堆叠和第二栅极堆叠，第一栅极堆叠位于半导体鳍上方，并且第二栅极堆叠位于半导体鳍上方；第一源极/漏极区域和第二源极/漏极区域，第一源极/漏极区域位于邻近第一栅极堆叠的半导体鳍中，并且第二源极/漏极区域位于邻近第二栅极堆叠的半导体鳍中；第一层第一电介质材料和第二层第一电介质材料，第一层第一电介质材料位于第一栅极堆叠上，并且第二层第一电介质材料位于第二栅极堆叠上；第一源极/漏极接触，位于第一源极/漏极区域上并邻近第一栅极堆叠；第一层第二电介质材料，位于第一源极/漏极接触的顶表面上；以及第二源极/漏极接触，位于第二源极/漏极区域上并邻近第二栅极堆叠，其中，第二源极/漏极接触的顶表面不含第二电介质材料。在实施例中，第二源极/漏极接触延伸高于第一源极/漏极接触。在实施例中，第一电介质材料不同于第二电介质材料。在实施例中，第一电介质材料在衬底上方具有

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种形成半导体器件的方法，包括：在衬底上方形成半导体鳍；在所述半导体鳍上方形成第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆叠被层间电介质(ILD)围绕；在所述第一栅极堆叠和所述第二栅极堆叠上形成第一电介质材料，其中，所述第一电介质材料的顶表面高出所述衬底第一高度；执行蚀刻工艺以在邻近所述第一栅极堆叠的所述ILD中形成第一开口，并且在邻近所述第二栅极堆叠的所述ILD中形成第二开口，其中，在所述蚀刻工艺之后，所述第一电介质材料的位于所述第一栅极堆叠上的顶表面高出所述衬底第二高度，所述第二高度小于所述第一高度；在所述第一开口中形成第一导电材料以形成第一接触插塞，并且在所述第二开口中形成所述第一导电材料以形成第二接触插塞；在所述第一接触插塞上方和所述第二接触插塞上方形成第二电介质材料；以及对所述第二电介质材料执行平坦化工艺，其中，在所述平坦化工艺之后，所述第二接触插塞的所述第一导电材料被暴露，并且所述第一接触插塞的所述第一导电材料被所述第二电介质材料覆盖。

示例2是示例1所述的方法，其中，在所述第一开口和所述第二开口中形成第一导电材料包括：在所述第一栅极堆叠上的所述第一电介质材料上方以及所述第二栅极堆叠上的所述第一电介质材料上方沉积所述第一导电材料，其中，所述第一导电材料的位于所述第一栅极堆叠上的所述第一电介质材料上方的顶表面高出所述衬底第五高度，所述第五高度在所述第二高度和所述第一高度之间。

示例3是示例2所述的方法，还包括：凹陷所述第一导电材料以暴露所述第一栅极堆叠上的所述第一电介质材料和所述第二栅极堆叠上的所述第一电介质材料。

示例4是示例1所述的方法，其中，在对所述第二电介质材料执行所述平坦化工艺之后，所述第二接触插塞的所述第一导电材料的顶表面与覆盖所述第一接触插塞的所述第二电介质材料的顶表面齐平。

示例5是示例1所述的方法，还包括：去除所述第二电介质材料以暴露所述第一接触插塞，并且在经暴露的第一接触插塞上沉积第二导电材料。

示例6是示例1所述的方法，其中，所述第一栅极堆叠是具有第一间距的多个第一栅极堆叠中的一个第一栅极堆叠，其中，所述第二栅极堆叠是具有第二间距的多个第二栅极堆叠中的一个第二栅极堆叠，其中，所述第一间距小于所述第二间距。

示例7是示例1所述的方法，其中，所述第一电介质材料不同于所述第二电介质材料。

示例8是示例1所述的方法，还包括：在邻近所述第一栅极堆叠的所述半导体鳍中形成第一源极/漏极区域，其中，所述第一接触插塞与所述第一源极/漏极区域电连接。

示例9是示例1所述的方法，其中，在所述蚀刻工艺之后，所述第一电介质材料的位于所述第二栅极堆叠上的顶表面高出所述衬底所述第一高度。

示例10是一种形成半导体器件的方法，包括：在第一鳍上方形成第一栅极堆叠，并且在第二鳍上方形成第二栅极堆叠；在所述第一栅极堆叠上方和所述第二栅极堆叠上方沉积第一电介质材料；在邻近所述第一栅极堆叠的所述第一电介质材料中形成第一开口，并且在邻近所述第二栅极堆叠的所述第一电介质材料中形成第二开口；蚀刻位于所述第一栅极堆叠上方的所述第一电介质材料，其中，所述蚀刻在所述第一电介质材料中形成具有第一深度的凹槽；以及在所述第一开口中形成第一接触，并且在所述第二开口中形成第二接触，包括：在所述第一开口和所述第二开口中沉积导电材料，其中，所述导电材料在所述第一开口上方具有第一高度，所述第一高度小于所述第一深度；在所述第一开口中的所述导电材料上方以及所述第二开口中的所述导电材料上方沉积第二电介质材料；以及使用平坦化工艺，去除位于所述第二开口中的所述导电材料上方的所述第二电介质材料。

示例11是示例10所述的方法，其中，所述第二电介质材料在所述第一栅极堆叠上方和所述第二栅极堆叠上方延伸，其中，所述第二电介质材料的位于所述第一栅极堆叠上方的顶表面低于所述第二电介质材料的位于所述第二栅极堆叠上方的顶表面。

示例12是示例10所述的方法，其中，在执行所述平坦化工艺之后，所述第一开口中的所述导电材料保持被所述第二电介质材料覆盖。

示例13是示例12所述的方法，其中，在执行所述平坦化工艺之后，在所述第一开口内的所述第一电介质材料在所述第一栅极堆叠上方具有

示例14是示例10所述的方法，还包括：在沉积所述第二电介质材料之前凹陷所述导电材料。

示例15是示例10所述的方法，还包括：在凹陷所述导电材料之后，位于所述第二栅极堆叠上方的所述第一电介质材料比位于所述第一栅极堆叠上方的所述第一电介质材料更厚。

示例16是示例10所述的方法，还包括：在所述第一鳍中形成第一外延源极/漏极区域，并且在所述第二鳍中形成第二外延源极/漏极区域，其中，所述第一开口暴露所述第一外延源极/漏极区域，并且所述第二开口暴露所述第二外延源极/漏极区域。

示例17是一种半导体器件，包括：半导体鳍，所述半导体鳍从衬底突出；第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠位于所述半导体鳍上方，并且所述第二栅极堆叠位于所述半导体鳍上方；第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域位于邻近所述第一栅极堆叠的所述半导体鳍中，并且所述第二源极/漏极区域位于邻近所述第二栅极堆叠的所述半导体鳍中；第一层第一电介质材料和第二层第一电介质材料，所述第一层第一电介质材料位于所述第一栅极堆叠上，并且所述第二层第一电介质材料位于所述第二栅极堆叠上；第一源极/漏极接触，所述第一源极/漏极接触位于所述第一源极/漏极区域上并且邻近所述第一栅极堆叠；第一层第二电介质材料，所述第一层第二电介质材料位于所述第一源极/漏极接触的顶表面上；以及第二源极/漏极接触，所述第二源极/漏极接触位于所述第二源极/漏极区域上并且邻近所述第二栅极堆叠，其中，所述第二源极/漏极接触的顶表面不含所述第二电介质材料。

示例18是示例17所述的器件，其中，所述第二源极/漏极接触延伸高于所述第一源极/漏极接触。

示例19是示例17所述的器件，其中，所述第一电介质材料不同于所述第二电介质材料。

示例20是示例17所述的器件，其中，所述第一电介质材料在所述衬底上方具有