三维存储器、三维存储器的制备方法及电子设备

技术领域

本申请涉及摄像技术领域，尤其涉及一种三维存储器、三维存储器的制备方法及电子设备。

背景技术

三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，通常包括衬底以及位于衬底上的堆叠结构。三维存储器的工艺制备过程中，需要先在堆叠结构内形成贯穿堆叠结构的多个通孔，然后在通孔内形成选择性外延生长(selective epitaxygrowth，SEG)。

随着堆叠层数的增加，通孔的深宽比也会随之增加，导致外延生长难以控制。出现变形或者高度不一致的问题。此外，堆叠结构包括核心区及位于核心区外围的台阶区。由于台阶区与核心区的层结构不同，而台阶区和核心区的通孔尺寸也不同，因此在台阶区形成SEG的过程中容易被吃穿，造成漏电的情况，从而影响三维存储器的良率。

发明内容

本申请提供了一种三维存储器，在三维存储器的台阶区(SS)的外延部采用的材料不同于核心区的形成的外延部采用的材料，避免在形成功能层的过程中台阶区的外延部对功能层的影响，从而提高台阶区(SS)的功能层的可靠性。

第一方面，本申请提供了一种三维存储器。三维存储器的制备方法包括：

衬底；

形成在所述衬底上的第一堆叠层；

形成在所述第一堆叠层上的存储堆叠层，所述堆叠层包括核心区和台阶区，所述台阶区设置于核心区的周边；

形成在所述存储堆叠层中的存储结构，所述存储结构至少部分地贯通所述存储堆叠层；

在所述存储结构朝向所述衬底的一侧形成有第一通孔或第二通孔，所述第一通孔和所述第二通孔穿透至少部分所述第一堆叠层和部分所述衬底，所述第一通孔位于所述核心区，所述第二通孔位于所述台阶区；

形成在所述第一通孔和所述第二通孔内的外延部，所述外延部至少部分插入所述衬底；其中，所述第一通孔内形成的外延部为半导体结构，所述第二通孔内形成的外延部为绝缘体结构。

在一种实施方式中，所述第一堆叠层包括：第一绝缘层和/或导电层和/或第二绝缘层。

在一种实施方式中，所述三维存储器还包括第三绝缘层，所述第三绝缘层位于所述绝缘体结构的侧壁和/或底壁。

在一种实施方式中，所述三维存储器还包括第四绝缘层，所述第四绝缘层位于所述半导体结构的侧壁，且所述半导体结构朝向所述衬底的一侧接触所述衬底。

在一种实施方式中，所述三维存储器还包括功能层，所述功能层轴向设置，且所述功能层朝向所述衬底的一侧接触所述外延部。

在一种实施方式中，所述第二通孔的孔径大于所述第一通孔的孔径。

第二方面，本申请提供一种电子设备。电子设备包括如上所述三维存储器。

第三方面，本申请还提供一种三维存储器的制备方法。所述三维存储器包括核心区及位于所述核心区周边的台阶区，三维存储器的制备方法包括：

提供衬底；

在所述衬底上形成绝缘层与导电层交替设置的堆叠结构层；

刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的第一通孔及第二通孔；所述第一通孔位于所述核心区，所述第二通孔位于所述台阶区；

在所述第一通孔内形成半导体结构，所述第二通孔内形成绝缘体结构。

在一种实施方式中，在所述第一通孔内形成半导体结构，所述第二通孔内形成绝缘体结构包括：

在所述第一通孔及所述第二通孔内沉积绝缘材料，以在所述第一通孔内形成第四绝缘层，所述第二通孔内形成第三绝缘层；

刻蚀所述第四绝缘层的底部，以露出所述核心区的衬底。

在一种实施方式中，在刻蚀所述第四绝缘层的底部，以露出所述核心区的衬底之后，所述制备方法还包括：

采用选择性外延生长工艺在所述第一通孔内形成半导体结构；

采用原子层沉积的方式沉积绝缘材料，以在所述第二通孔内形成绝缘体结构，及所述半导体结构上形成绝缘体结构。

在一种实施方式中，在所述衬底上形成绝缘层与导电层交替设置的堆叠结构层包括：

在所述衬底上形成第一绝缘层；

在所述第一绝缘层上形成导电层；

在所述导电层上形成第二绝缘层。

在一种实施方式中，在所述第一通孔内形成半导体结构，所述第二通孔内形成绝缘体结构之后，所述制备方法还包括：

在所述绝缘体结构上形成第二堆叠层，所述第二堆叠层包括交替堆叠的多个牺牲层及多个介质层。

在一种实施方式中，在所述绝缘体结构上形成第二堆叠层之后，所述制备方法还包括：

刻蚀所述第二堆叠层，以形成贯穿所述第二堆叠层的功能孔；

在所述功能孔的轴向方向上形成存储层；

刻蚀所述存储层，以暴露出所述存储层底部的部分区域；

在所述功能孔的轴向方向上形成功能层，所述功能层与所述半导体结构导电连接。

在一种实施方式中，在所述衬底上形成绝缘层与导电层交替设置的堆叠结构层包括：

在所述衬底上依次形成第一绝缘层、导电层及第二绝缘层；

在所述第二绝缘层上形成第一堆叠层，所述第一堆叠层包括交替堆叠的多个牺牲层及多个介质层。

第四方面，本申请还提供一种三维存储器的制备方法。三维存储器的制备方法包括：

提供衬底；

在所述衬底上依次形成第一绝缘层、导电层及第二绝缘层；其中，所述第一绝缘层、所述导电层及所述第二绝缘层共同形成第一堆叠层；

刻蚀所述第一堆叠层，形成贯穿所述第一堆叠层的通孔；

在所述通孔内形成半导体结构；

在所述半导体结构上形成第二堆叠层，所述第二堆叠层包括交替堆叠的多个牺牲层及多个介质层，所述第二堆叠层内形成有存储结构；

所述存储结构至少部分地贯通所述第一堆叠层，所述存储结构朝向所述衬底的一侧与所述半导体结构相连。

第五方面，本申请还提供一种三维存储器。三维存储器采用如上所述任意的制备方法制备而成。

在本申请实施例中，由于三维存储器的台阶区(SS)未设SEG，而是填充绝缘体结构，避免在形成功能层的过程中SEG对功能层的影响，从而提高台阶区(SS)的功能层的可靠性。并且，三维存储器的台阶区(SS)填充绝缘体结构，使得在台阶区(SS)形成的功能孔能够有较大的窗口，更有利于台阶区(SS)功能层的形成。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请实施例提供的电子设备的结构示意图；

图2是图1所示三维存储器的部分截面示意图；

图3是图2所示A部分结构的放大结构示意图；

图4是本申请提供的三维存储器的制备方法在第一实施例中的流程示意图；

图5是图4所示步骤S120的流程示意图；

图6A-图6F是图4所示制备三维存储器部分步骤对应的工艺截面示意图；

图7是图4所示步骤S170的流程示意图；

图8是图4所示步骤S140的流程示意图；

图9A-图9E是图8所示制备半导体结构及绝缘体结构步骤对应的工艺截面示意图；

图10是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；

图11是图10所示步骤S220的流程示意图；

图12是本申请提供的三维存储器的制备方法在第三实施例中的流程示意图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

请参阅图1，图1是本申请实施例提供的电子设备的结构示意图。本申请提供一种电子设备。电子设备100包括三维存储器1000。电子设备100可以是手机、平板电脑、电子阅读器、笔记本电脑、车载设备、可穿戴设备等带有存储功能的设备。其中，三维存储器1000将储存单元采用三维模式层层堆叠的结构，使得三维存储器具有单位面积存储密度，高效存储单元性能的优点。

进一步地，请参阅图2，图2是图1所示三维存储器1000的部分截面示意图。三维存储器1000包括核心区(core)以及围绕核心区(core)设置的台阶区(SS)。也即，台阶区(SS)设置于核心区(core)的周边。核心区(core)用于信息的存储。台阶区(SS)位于三维存储器1000的端部，用于向核心区(core)传输控制信息，以实现信息在核心区(core)的读写。如图2所示，左边区域表示核心区(core)，右边区域表示台阶区(SS)。

三维存储器1000包括衬底10。在其他实施例中，衬底10上形成有第一堆叠层101。第一堆叠层101包括：第一绝缘层20和/或导电层30和/或第二绝缘层40。在一种实施方式中，第一堆叠层101包括：第一绝缘层20、导电层30及第二绝缘层40。本实施例中的第一堆叠层101结构仅为示例，并不以此为限制。在其他实方式中，第一堆叠层101可以为多个绝缘层，或者多个导电层与绝缘层交替堆叠结构皆可。

可以理解的，衬底10用于支撑在其上的层结构。衬底10可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体上锗)衬底等。在本申请实施例中，以衬底10为硅衬底为例来进行描写。第一绝缘层20用于隔离衬底10及导电层30。

三维存储器1000还包括形成在第一堆叠层101上的存储堆叠层50。存储堆叠层50位于第二绝缘层40远离衬底10的一侧。存储堆叠层50包括多层交替设置的栅极层51及介质层52。任意两层栅极层51之间设有介质层52。存储堆叠层50包括交替堆叠的多个栅极层51及多个介质层52。台阶区(SS)栅极层51的数量不同于核心区(core)栅极层51的数量。核心区(core)的栅极层51与介质层52呈阵列排布，台阶区(SS)的栅极层51呈现台阶状。可以理解的，核心区(core)栅极层51与介质层52的排布均一，台阶区(SS)栅极层51与介质层52的排布不均一。

其中，存储堆叠层50的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，存储堆叠层50数越多，三维存储器1000的集成度越高。介质层52的材料可以是但不限于氧化物材料，栅极层51的材料可以是但不限于氮化物材料。

三维存储器1000还包括形成在存储堆叠层50中的存储结构502。存储结构502至少部分贯通存储堆叠层50。存储结构502朝向衬底10的一侧形成有第一通孔201和第二通孔202。第一通孔201和第二通孔202穿透至少部分第一堆叠层101和部分衬底10。第一通孔201位于核心区，第二通孔202位于台阶区。

在一种实施方式中，第一通孔201及第二通孔202使衬底10露出。例如，第一通孔201及第二通孔202接触衬底10的表面，在另一实施方式中，第一通孔201及第二通孔202凹陷在衬底10内部。如图2所示，在本申请实施例中，以第一通孔201及第二通孔202自第二绝缘层40凹陷至衬底10的内部为例来进行描写，也即，以第一通孔201和第二通孔202穿透第一堆叠层101和部分衬底10为例进行描写。在其他实施例中，第一通孔201和第二通孔202穿透部分第一堆叠层101和部分衬底10皆可。

进一步地，请继续参阅图2，三维存储器1000还包括形成在第一通孔201和第二通孔202内的外延部212。外延部212至少部分插入衬底10。其中，第一通孔201内形成的外延部为半导体结构21，第二通孔202内形成的外延部为绝缘体结构22。如图2所示，在本申请实施例中，以第一通孔201及第二通孔202的外延部212均插入衬底10为例来进行描写。在其他实施例中，第一通孔201内形成的外延部212插入衬底10，第二通孔202内形成的外延部212未插入衬底10皆可。

如图2所示，第一通孔201及第二通孔202贯通第一绝缘层20、导电层30及第二绝缘层40。第一通孔201位于三维存储器1000的核心区(core)。第二通孔202位于三维存储器1000的台阶区(SS)。第一通孔201内填充半导体结构21。第二通孔202内填充绝缘体结构22。也即，半导体结构21位于核心区(core)，绝缘体结构22位于台阶区(SS)。其中，半导体结构21为通过外延(Epitaxy,Epi)生长形成。绝缘体结构22采用绝缘材料沉积形成。

外延工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料。外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si或SiC/Si等)。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。在本申请实施例中，以半导体结构21为选择性外延生长单晶硅(selective epitaxygrowth，SEG)为例来进行描写。绝缘体结构22采用绝缘材料，例如，氧化物(如SiO2)，氧化铝(如Al2O3)或其它氧化物的复合层。可以理解的，本申请实施例提供的三维存储器1000，在台阶区(SS)不生长SEG。

在本申请实施例中，仅在三维存储器1000的核心区(core)生长SEG，三维存储器1000的台阶区(SS)不生长SEG，不仅能降低台阶区(SS)SEG漏电的风险，也能够扩大台阶区(SS)绝缘体结构22上层结构的刻蚀的窗口，提高制备三维存器工艺的可靠性。

在一种实施方式中，第二通孔202的孔径大于第一通孔201的孔径。

由于第二通孔202的孔径大于第一通孔201的孔径，如果第一通孔201及第二通孔202内均填充半导体结构21，也即，第一通孔201及第二通孔202内均形成SEG，会导致孔径较大的第二通孔202内生长的半导体结构21被吃穿，直接与导电层30接触，造成三维存储器1000的漏电。因此，在本申请实施例中，在第一通孔201内填充半导体结构21，且在第二通孔202内填充绝缘体结构22，使得当第二通孔202的孔径大于第一通孔201的孔径时，不会出现第二通孔202内的填充物被吃穿而漏电的现象，从而提高三维存储器1000的良率。

请继续参阅图2及图3，三维存储器1000设有贯通存储堆叠层50的功能孔501。三维存储器1000还包括功能层53。功能层53沿功能孔501的轴向设置，且功能层53朝向衬底10的一侧接触外延部212。在功能孔501中填充绝缘材料，绝缘材料间隔功能孔501侧壁的功能层53。其中，形成功能层53可采用沉积工艺。功能层53为存储结构502中的一层结构。如图3所示，功能层53为存储结构502的外侧。

可以理解的，三维存储器1000核心区(core)及台阶区(SS)均设有功能孔501。其中，位于核心区(core)的功能孔501一一对应地与第一通孔201连通，位于台阶区(SS)的功能孔501一一对应地与第二通孔202连通。

在本申请实施例中，由于三维存储器1000的台阶区(SS)未设SEG，而是填充绝缘体结构22，避免在形成功能层53的过程中SEG对功能层53的影响，从而提高台阶区(SS)的功能层53的可靠性。并且，三维存储器1000的台阶区(SS)填充绝缘体结构22，使得在台阶区(SS)形成的功能孔501能够有较大的窗口，更有利于台阶区(SS)功能层53的形成。

如图3所示，三维存储器1000还包括存储层54及隧穿层55。该多层结构仅为示例，实际结构中可以存在其他多层结构，其结构排布与层数不受限制。存储层54及遂穿层55沿功能孔501的轴向设置。存储层54位于隧穿层55靠近存储堆叠层50的一侧。隧穿层55位于存储层54与功能层53之间。其中，形成存储层54及隧穿层55均可采用沉积工艺。

存储层54采用导电材料，隧穿层55采用绝缘材料。存储层54存储有电子。存储层54的电子在加压的情况下，能够穿过隧穿层55进入功能层53。可以理解的，存储层54沿功能孔501的轴向设置。

在本申请实施例中，由于三维存储器1000的台阶区(SS)未设SEG，而是填充绝缘体结构22，避免在形成存储层54及隧穿层55的过程中，SEG对存储层54及隧穿层55的影响，降低存储层54及隧穿层55的振动，从而提高台阶区(SS)的存储层54及隧穿层55的可靠性。

三维存储器1000还包括阻挡层56。阻挡层56沿功能孔501的轴向设置。阻挡层56位于存储层54远离隧穿层55的一侧。阻挡层56间隔存储层54及栅极层51。

在本申请实施例中，阻挡层56阻隔栅极层51及存储层54，避免栅极层51电接触存储层54，而造成三维存储器1000的短路，从而提高三维存储器1000的可靠性。

进一步地，请继续参阅图2，三维存储器1000还包括第四绝缘层203。第四绝缘层203沿第一通孔201的轴向设置。也即，第四绝缘层203位于半导体结构21的侧壁，且半导体结构21朝向衬底10的一侧接触衬底10。

在本实施例中，第四绝缘层203仅位于第一通孔201的侧壁，也即衬底10沿第一通孔201露出，使得在后续采用外延生长工艺生长半导体结构21的过程中，能够仅沿第一通孔201生长，从而实现在第一通孔201内形成半导体结构21。并且，第四绝缘层203隔离导电层30与第一通孔201内的半导体结构21，避免导电层30影响半导体结构21的形成，从而提高三维存储器1000的可靠性。

请继续参阅图2，三维存储器1000还包括第三绝缘层204。第三绝缘层204位于绝缘体结构22的侧壁和/或底壁。如图2所示，在本申请实施例中，第三绝缘层204位于第二通孔202的侧壁及底壁。在其他实施例中，第三绝缘层204也能够仅位于绝缘体结构22的底壁或侧壁皆可。第三绝缘层204围设于绝缘体结构22的周缘，且第三绝缘层204的底壁位于绝缘体结构22与衬底10之间。

在一种实施方式中，第四绝缘层203与第三绝缘层204采用同一道工艺制程。也即，最初形成第四绝缘层203的工艺时，第四绝缘层203位于第一通孔201的底壁及侧壁，经过刻蚀第一通孔201底壁的第四绝缘层203，以使第四绝缘层203仅位于第一通孔201的侧壁。而在刻蚀第一通孔201底壁的第四绝缘层203时，并未刻蚀第二通孔202底壁的第三绝缘层204，使得第三绝缘层204仍位于第二通孔202的侧壁及底壁。

可以理解的，第二通孔202的侧壁及底壁均设有绝缘层，而第一通孔201仅在侧壁设有绝缘层。也即，第一通孔201使得衬底10露出，而第二通孔202由于第三绝缘层204的遮蔽，使得衬底10无法露出，因此在后续采用外延生长工艺生产SEG的过程中，仅在第一通孔201内生长，而无法在第二通孔202内生长。

在本申请实施例中，第三绝缘层204可以作为阻挡层，避免衬底10沿第二通孔202露出，使得SEG无法沿第二通孔202生长，从而实现第一通孔201内填充半导体结构21，第二通孔202内填充绝缘体结构22。

在一种实施方式中，第三绝缘层204采用的材料可以与第二通孔202内绝缘体结构22采用的材料相同。例如，第三绝缘层204及绝缘体结构22都采用氧化硅。

在一种实施方式中，第四绝缘层203的厚度小于半导体结构21的厚度。例如，第四绝缘层203的厚度在100A至500A范围内，半导体结构21的厚度大于500A。

在本申请实施例中，第四绝缘层203仅作为隔离层，第四绝缘层203的厚度较小，提高半导体结构21的厚度，保证半导体结构21的工作性能，从而保证三维存储器1000的可靠性。

下面结合前面的三维存储器1000对本申请提供的一种三维存储器1000的制备方法进行详细介绍。在其他实施例中，采用本三维存储器1000的制备方法获得的三维存储器也可以不同于前述实施例的三维存储器1000。

请参阅图4、图5及图6A-图6F，图4是本申请提供的三维存储器1000的制备方法在第一实施例中的流程示意图；图5是图4所示步骤S120的流程示意图；图6A-图6F是图4所示制备三维存储器部分步骤对应的工艺截面示意图。三维存储器1000包括核心区(core)及位于核心区(core)周边的台阶区(SS)。

三维存储器1000的制备方法，包括：

S110：提供衬底10。

可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体22上锗)衬底等。在本申请实施例中，以衬底10为硅衬底为例来进行描写。

S120：在衬底10上形成绝缘层与导电层交替设置的堆叠结构层。

如图6A所示，在本申请提供的第一实施例中，以堆叠结构层包括依次层叠设置于衬底10上的第一绝缘层20、导电层30及第二绝缘层40为例进行描写。也即，在本申请实施例中，以堆叠结构层与上述第一堆叠层101相同。在其他实方式中，堆叠结构层可以为多个绝缘层，或者多个导电层与绝缘层交替堆叠结构皆可。

如图5所示，在衬底10上形成绝缘层与导电层30交替设置的堆叠结构层包括：

S121：在衬底10上形成第一绝缘层20。

可以理解的，第一绝缘层20接触衬底10。形成第一绝缘层20的方式能够通过沉积绝缘材料于衬底10。绝缘体结构22采用绝缘材料，例如，氧化物(如SiO

S122：在第一绝缘层20上形成导电层30。

可以理解的，导电层30接触第一绝缘层20。形成导电层30的方式能够通过沉积导电材料于第一绝缘层20。导电层30采用导电材料，例如，氮化硅(SiN)。

S123：在导电层30上形成第二绝缘层40。

可以理解的，第二绝缘层40接触导电层30。形成第二绝缘层40的方式能够通过沉积绝缘材料于导电层30。绝缘体结构22采用绝缘材料，例如，氧化物(如SiO

可以理解的，在本申请第一实施例中，堆叠结构层仅包括两层绝缘层，及位于两层绝缘层之间的一层导电层30，可知，本申请第一实施例，提高的堆叠结构层较薄，堆叠结构层的厚度远远小于上述第二堆叠层50的厚度。

S130：刻蚀堆叠结构层，以形成贯穿堆叠结构层的第一通孔201及第二通孔202；第一通孔201位于核心区(core)，第二通孔202位于台阶区(SS)。

其中，第一通孔201及第二通孔202能够采用同一道工序制程，例如，通过光刻堆叠结构层，同时形成第一通孔201及第二通孔202。

可以理解的，堆叠结构层的厚度决定了第一通孔201及第二通孔202的孔深。在本申请第一实施例中，由于堆叠结构层仅包括第一绝缘层20、导电层30及第二绝缘层40，使得堆叠结构层的结构较薄，从而使得形成的第一通孔201及第二通孔202的孔深交浅。

其中，第二通孔202的孔径大于第一通孔201的孔径。如图6B所示，第一通孔201用D1标识，第二通孔202用D2标识。

S140：在第一通孔201内形成半导体结构21，第二通孔202内形成绝缘体结构22。

可以理解的，如图6C所示，半导体结构21位于核心区(core)，绝缘体结构22位于台阶区(SS)。其中，半导体结构21为通过外延(Epitaxy,Epi)生长形成。外延工艺是指在单晶衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。在本申请实施例中，以半导体结构21为选择性外延生长单晶硅(selective epitaxy growth，SEG)为例来进行描写。绝缘体结构22采用绝缘材料沉积形成。也即，本申请实施例提供的三维存储器1000，在台阶区(SS)不生长SEG。

在本申请实施例中，仅在三维存储器1000的核心区(core)生长半导体结构21(SEG)，三维存储器1000的台阶区(SS)不生长半导体结构21(SEG)，不仅能降低台阶区(SS)漏电的风险，也能够扩大台阶区(SS)绝缘体结构22上层结构的刻蚀的窗口，提高制备三维存器工艺的可靠性。

并且，在形成半导体结构21(SEG)的过程中，孔道越深，对半导体结构21(SEG)形成更大的波动，造成最终形成半导体结构21(SEG)的表面越不均一。由于在本申请第一实施例中，堆叠结构层仅包括第一绝缘层20、导电层30及第二绝缘层40，使得堆叠结构层的厚度较薄，形成的第一通孔201及第二通孔202深度较浅，从而能够使得核心区(core)生长的半导体结构21(SEG)更加均一，从而提高三维存储器1000制备方法的可靠性。

S150：在绝缘体结构22上形成第二堆叠层，第二堆叠层包括交替堆叠的多个牺牲层53及多个介质层52。

如图6D所示，第二堆叠层的结构包括交替堆叠的多个牺牲层511及多个介质层52。其中，第二堆叠层的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，第二堆叠层数越多，三维存储器1000的集成度越高。绝缘层的材料可以是但不限于氧化物材料，牺牲层53的材料可以是但不限于氮化物材料。其中，多个牺牲层511在后续工艺步骤中被置换为栅极层。栅极层的导电性能较高，例如采用金属钨材质。

S160：刻蚀第二堆叠层，以形成贯穿第二堆叠层的功能孔501。

如图6E所示，刻蚀第二堆叠层50形成的功能孔501，使得部分半导体结构21及部分绝缘体结构22相对第二堆叠层露出。

S170：沿功能孔501轴向方向形成存储层。

在一种实施方式中，请继续参阅图7，图7是图4所示步骤S170的流程示意图。

沿功能孔501轴向方向形成存储层包括：

S171：在功能孔的轴向方向形成阻挡层。

其中，阻挡层采用绝缘材料，例如，氧化硅(SiO

S172：在功能孔501的轴向方向上形成存储层。

其中，存储层采用导电材料，例如氮化硅(SiN)。存储层存储有电子。可以理解的，阻挡层间隔存储层及牺牲层53。

S173：在存储层上形成遂穿层，遂穿层采用绝缘材料。

可以理解的，遂穿层间隔存储层及功能孔501内的其他层结构。

S180：刻蚀存储层，以暴露出存储层底部的部分区域。

其中，暴露存储层底部的部分区域表示露出半导体结构21。可以理解的，在刻蚀存储层以暴露出存储层底部的部分区域时，阻挡层、遂穿层的底部均被刻蚀，以使半导体结构21露出。

S190：在功能孔501的轴向方向上形成功能层53，功能层53与半导体结构21导电连接。

如图6F所示，功能层53朝向衬底10的一侧与半导体结构21相连。存储层的底部被刻蚀，使得半导体结构21露出，从而在形成功能层53的过程中，实现功能层53与半导体结构21的导电连接。其中，在形成功能层53之前，且在形成存储层之后，三维存储器1000的制备方法还包括形成牺牲层。可以理解的，沿功能孔501依次形成阻挡层、存储层、遂穿层及牺牲层成为形成ONOP层。

其中，由于存储层存储有电子，使得存储层的电子在加压的条件下，能够穿过隧穿层进入功能层53，为功能层53提供更多的电子。

在本申请实施例中，由于三维存储器1000的台阶区(SS)未设SEG，而是填充绝缘体结构22，避免在形成ONOP层(阻挡层、存储层、遂穿层及牺牲层)及功能层53的过程中SEG对ONOP层及功能层53的影响，从而提高台阶区(SS)内功能孔501层结构(阻挡层、存储层、遂穿层及功能层53)的可靠性。并且，三维存储器1000的台阶区(SS)填充绝缘体结构22，使得在台阶区(SS)形成的功能孔501能够有较大的窗口，更有利于台阶区(SS)内功能孔501层结构的形成。

请参阅图8及图9A-图9E，图8是图4所示步骤S140的流程示意图；图9A-图9E是图8所示制备半导体结构21及绝缘体结构22步骤对应的工艺截面示意图。

第一通孔201内形成半导体结构21，第二通孔202内形成绝缘体结构22包括：

S141：在第一通孔201及第二通孔202内沉积绝缘材料，以在第一通孔201内形成第四绝缘层203，第二通孔202内形成第三绝缘层204。

其中，形成第四绝缘层203及第三绝缘层204能够采用原子层沉积(ALD)。原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。如图9A所示，通过原子层沉积形成的第四绝缘层203及第三绝缘层204位于第一通孔201及第二通孔202的底壁及侧壁，也即，第一通孔201及第二通孔202的表壁。

S142：刻蚀第四绝缘层203的底部，以露出核心区(core)的衬底10。

如图9C所示，此刻蚀步骤中，仅刻蚀第四绝缘层203的底部，保留第四绝缘层203的侧壁。

在一种实施方式中，用光阻205遮盖台阶区(SS)，以刻蚀第四绝缘层203的底部。

其中，用光阻205遮盖台阶区(SS)表明仅用光阻205遮盖台阶区(SS)，使核心区(core)露出。如图9B所示，光阻205遮盖台阶区(SS)第二通孔202内的第三绝缘层204，露出核心区(core)第一通孔201内的第四绝缘层203。由于光阻205仅遮盖台阶区(SS)，核心区(core)露出，使得光刻过程中仅刻蚀第四绝缘层203，而未刻蚀第三绝缘层204。

可以理解的，在本申请实施方中，通过S142步骤遮盖台阶区(SS)，避免光刻时刻蚀掉第三绝缘层204的底部，而仅刻蚀第四绝缘层203的底部，从而仅露出核心区(core)的衬底10，而遮盖台阶区(SS)的衬底10。

S143：采用选择性外延生长工艺在第一通孔201内形成半导体结构21。

外延工艺是指在单晶衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。其中，实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。在本申请实施例中，以半导体结构21为选择性外延生长单晶硅为例来进行描写。

在本申请实施例中，由于核心区(core)的衬底10露出，而台阶区(SS)的衬底10被第三绝缘层204遮盖，使得在外延生长过程中，仅在第一通孔201内形成，而无法在第二通孔202内形成。

S144：采用原子层沉积的方式沉积绝缘材料，以在第二通孔202内形成绝缘体结构22，半导体结构21上形成绝缘体结构22。

可以理解的，在第一通孔201内形成半导体结构21之后，再采用原子层沉积的方式在第二通孔202内形成绝缘体结构22，以使位于核心区(core)的绝缘体结构22位于半导体结构21的上层。其中，如图9D所示，采用原子层沉积的方式形成的绝缘体结构22的表面不平整；如图9E所示，再通过化学机械研磨(Chemical Mechanical Polish，CMP)工艺，使得绝缘体结构22的表面平整，利于后续工艺。

请继续参阅图10及图11。图10是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；图11是图10所示步骤S220的流程示意图。以下主要说明本实施例与第一实施例的区别，本实施例与第一实施例相同的大部分技术内容后文不再赘述。

三维存储器的制备方法，包括：

S210：提供衬底。

S220：在衬底上形成绝缘层与导电层交替设置的堆叠结构层；其中，堆叠结构层包括第一堆叠结构层及第二堆叠结构层。

其中，在本申请实施例中的堆叠结构层不同于第一实施例中的堆叠结构层。如图11所示，在衬底上形成绝缘层与导电层交替设置的堆叠结构层包括：

S221：在衬底上依次形成第一绝缘层、导电层及第二绝缘层。

其中，第一绝缘层、导电层及第二绝缘层为第一堆叠结构层。

S222：在第二绝缘层上形成第二堆叠层，第二堆叠层包括交替堆叠的多个牺牲层及多个介质层。

在本申请提供的第二实施例中，堆叠结构层不仅包括依次层叠设置的第一绝缘层、导电层及第二绝缘层，也包括由交替堆叠的多个牺牲层及多个介质层形成的第二堆叠层。

S230：刻蚀堆叠结构层，以形成贯穿堆叠结构层的通孔。

其中，通孔的数量为多个。台阶区(SS)及核心区(core)均设有通孔。在此实施例中，形成的通孔位于核心区(core)包括第一通孔及位于第一通孔上的功能孔，位于台阶区(SS)的通孔包括第二通孔及位于第二通孔上的功能孔。其中，第一通孔及第二通孔贯穿第一绝缘层、导电层及第二绝缘层，功能孔贯穿第二堆叠层。

可以理解的，在此实施例中，刻蚀堆叠结构层结构，能够采用一步刻蚀工艺形成贯穿第二堆叠层结构的功能孔、及贯穿第一绝缘层、导电层及第二绝缘层的第一通孔及第二通孔，简化了三维存储器形成沟槽的工艺步骤。其中，刻蚀堆叠结构层采用光刻工艺。

S240：在第一通孔内形成半导体结构，第二通孔内形成绝缘体结构。

可以理解的，半导体结构21位于核心区(core)，绝缘体结构22位于台阶区(SS)。

在本申请实施例中，仅在三维存储器1000的核心区(core)生长半导体结构21(SEG)，三维存储器1000的台阶区(SS)不生长半导体结构21(SEG)，不仅能降低台阶区(SS)漏电的风险，也能够扩大台阶区(SS)绝缘体结构22上层结构的刻蚀的窗口，提高制备三维存器工艺的可靠性。

S250：在半导体结构上形成存储结构502；其中，存储结构502至少部分地贯通第一堆叠层，存储结构502朝向衬底的一侧与半导体结构相连。

可以理解的，存储结构502位于第二堆叠层形成的功能孔内。存储结构502用于存储数据。第二堆叠层数越多，第二堆叠层内形成存储结构502的集成度越高。

在本申请提供的第二实施例中，生成多层堆叠结构之后，再形成半导体结构、绝缘体结构及功能孔内的存储结构。可以理解的，形成第一通孔、第二通孔及功能孔的过程能够在同一道制程中形成。在本申请提供的第二实施例中，无需先采用光刻工艺形成第一通孔及第二通孔，再采用光刻工艺形成功能孔，仅需采用同一道光刻工艺既能形成第一通孔、第二通孔及功能孔，简化了一道光刻工艺，从而提高了三维存储器制备方法的效率。

请继续参阅图12，图12是本申请提供的三维存储器的制备方法在第三实施例中的流程示意图。以下主要说明本实施例与前述实施例的区别，本实施例与前述实施例相同的大部分技术内容后文不再赘述。

三维存储器的制备方法，包括：

S310：提供衬底。

S320：在衬底上形成绝缘层与导电层交替设置的第一堆叠层。

第一堆叠结构层包括依次层叠设置于衬底上的第一绝缘层、导电层及第二绝缘层。

其中，在衬底上形成绝缘层与导电层交替设置的堆叠结构层包括：

S321：在衬底上形成第一绝缘层。

可以理解的，第一绝缘层接触衬底。形成第一绝缘层的方式能够通过沉积绝缘材料于衬底。绝缘体结构采用绝缘材料，例如，氧化物(如SiO

S322：在第一绝缘层上形成导电层。

可以理解的，导电层接触第一绝缘层。形成导电层的方式能够通过沉积导电材料于第一绝缘层。导电层采用导电材料，例如，氮化硅(SiN)。

S323：在导电层上形成第二绝缘层。

可以理解的，第二绝缘层接触导电层。形成第二绝缘层的方式能够通过沉积绝缘材料于导电层。绝缘体结构采用绝缘材料，例如，氧化物(如SiO

可以理解的，在本申请第是三实施例中，第一堆叠层仅包括两层绝缘层，及位于两层绝缘层之间的一层导电层，而上述第二堆叠层包括多层交替设置的导电层及绝缘层。可知，本申请第三实施例，第一堆叠层的结构较薄，第一堆叠层的厚度远远小于上述第二堆叠层的厚度。

S330：刻蚀第一堆叠层，以形成贯穿第一堆叠层的第一通孔及第二通孔；第一通孔位于核心区(core)，第二通孔位于台阶区(SS)。

其中，第一通孔201及第二通孔202能够采用同一道工序制程，例如，通过光刻第一堆叠层，同时形成第一通孔201及第二通孔202。

可以理解的，第一堆叠层的厚度决定了第一通孔201及第二通孔202的孔深。在本申请第三实施例中，由于第一堆叠层仅包括第一绝缘层20、导电层30及第二绝缘层40，使得第一堆叠层的结构较薄，从而使得形成的第一通孔201及第二通孔202的孔深交浅。

S340：在第一通孔及第二通孔内形成半导体结构。

其中，在形成半导体结构21(SEG)的过程中，孔道越深，对半导体结构21(SEG)形成更大的波动，造成最终形成半导体结构21(SEG)的表面越不均一。在本申请第三实施例中，由于第一堆叠层仅包括第一绝缘层20、导电层30及第二绝缘层40，使得形成的第一通孔201及第二通孔202深度较浅，从而能够使得核心区(core)生长的半导体结构21(SEG)更加均一，从而提高三维存储器1000制备方法的可靠性。

并且，在本申请实施例中，采用外延生长方式直接在第一通孔及第二通孔内形成半导体结构，无需如上述步骤S140形成半导体结构的时需先形成第四绝缘层及第三绝缘层，从而有效地简化三维存储器制备工艺步骤，提高制备三维存储器的效率。

S350：在半导体结构上形成第二堆叠层，第二堆叠层包括交替堆叠的多个牺牲层及多个介质层，第二堆叠层内形成有存储结构502；其中，存储结构502至少部分地贯通第一堆叠层，存储结构502朝向衬底的一侧与半导体结构相连。

第二堆叠层的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，第二堆叠层数越多，第二堆叠层内形成存储结构502的集成度越高。

在本申请第三实施例中，第一堆叠层仅包括第一绝缘层、导电层及第二绝缘层，使得第一堆叠层的厚度较薄，形成的第一通孔及第二通孔深度较浅，从而能够使得在第一通孔及第二通孔内形成半导体结构(SEG)更加均一，从而提高三维存储器制备方法的可靠性。并且，本申请第三实施例中，在第一通孔及第二通孔均形成半导体结构。可以理解的，形成第一通孔及第二通孔内的半导体结构的过程能够在同一道制程中形成。在本申请提供的第三实施例中，无需先在第一通孔及第二通孔内形成绝缘层后，再分别在第一通孔及第二通孔内形成填充物，简化了工艺步骤，从而提高了三维存储器制备方法的效率。

以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。