存储器装置及其操作方法

相关申请的交叉引用

本申请要求于2019年12月17日提交的、申请号为10-2019-0169102的韩国专利申请的优先权，该韩国申请通过引用整体并入本文。

技术领域

本公开的各个实施例总体上涉及一种电子装置，并且更特别地，涉及一种存储器装置及操作该存储器装置的方法。

背景技术

存储装置在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据。存储装置的示例包括将数据存储在磁盘中的硬盘驱动器(HDD)，以及将数据存储在半导体存储器，特别是存储在非易失性存储器中的固态驱动器(SSD)或存储卡。

存储装置可以包括存储数据的存储器装置和控制数据在存储器装置中的存储的存储器控制器。这样的存储器装置可以是易失性存储器或非易失性存储器。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。

发明内容

本公开的各个实施例涉及一种更改存储数据的存储器区域的存储器装置，以及操作该存储器装置的方法。

本公开的实施例可以提供一种存储器装置。该存储器装置可以包括：存储器单元阵列，被配置为包括多个存储器区域；输入/输出电路，被配置为从外部控制器接收命令、地址和数据；页面缓冲器组，被配置为包括分别通过多个位线联接到多个存储器区域的多个页面缓冲器；行解码器，被配置为基于地址中包括的行地址，从多个存储器区域之中选择待执行与命令相对应的操作的存储器区域；列解码器，被配置为根据地址中包括的列地址来将数据传送到多个页面缓冲器中的页面缓冲器；以及地址控制器，被配置为响应于从外部控制器接收的地址更改命令来控制行解码器和列解码器，使得将数据存储在不同于所选择的存储器区域的另一存储器区域中。

本公开的实施例可以提供一种存储器装置。存储器装置可以包括：存储器单元阵列，被配置为包括多个存储器区域；输入/输出电路，被配置为从外部控制器接收命令、地址和数据；页面缓冲器组，被配置为包括分别通过多个位线联接到多个存储器区域的多个页面缓冲器；行解码器，被配置为根据地址中包括的行地址，从多个存储器区域之中选择待执行与命令相对应的操作的存储器区域；列解码器，被配置为根据地址中包括的列地址，将数据传送到多个页面缓冲器中的页面缓冲器；以及地址控制器，被配置为响应于从外部控制器接收的数据更改命令来控制列解码器，使得将用于更改该数据的更改数据存储在多个页面缓冲器中的该页面缓冲器中。

本公开的实施例可以提供一种操作存储器装置的方法，该存储器装置包括多个存储器区域和分别通过多个位线联接到多个存储器区域的多个页面缓冲器。该方法可以包括：从外部控制器接收命令、地址和数据；根据地址中包括的行地址，从多个存储器区域之中选择待执行与命令相对应的操作的存储器区域；根据地址中包括的列地址，将数据传送到多个页面缓冲器中的页面缓冲器；接收用于指示更改地址的地址更改命令；以及响应于地址更改命令，将数据存储在不同于所选择的存储器区域的另一存储器区域中。

本公开的实施例可以提供一种存储器系统的操作方法，该存储器系统包括控制器和存储器装置。该操作方法可以包括：由控制器向存储器装置顺序地提供一个或多个第一和第二命令组；响应于第一命令组，由存储器装置将当前缓冲在由列地址指示的页面缓冲器中的数据更新为经更新数据，该列地址和经更新数据包括在第一命令组中；以及响应于确认命令，由存储器装置将当前缓冲在页面缓冲器中的数据编程到由最后提供的行地址指示的存储器区域中，其中第二命令组包括与紧接先前命令组中包括的行地址不同的行地址，其中第一命令组选择性地包括与紧接先前命令组中包括的行地址不同的行地址。

本公开的实施例可以提供一种控制器的操作方法。该操作方法可以包括：顺序地提供一个或多个第一和第二命令组；响应于第一命令组来控制存储器装置将当前缓冲在由列地址指示的页面缓冲器中的数据更新为经更新数据，该列地址和经更新数据包括在第一命令组中；并且响应于确认命令，控制存储器装置将当前缓冲在页面缓冲器中的数据编程到由最后提供的行地址指示的存储器区域中，其中第二命令组包括与紧接先前命令组中包括的行地址不同的行地址，其中第一命令组选择性地包括与紧接先前命令组中包括的行地址不同的行地址。

本公开的实施例可以提供一种存储器装置的操作方法，该存储器装置响应于顺序的一个或多个第一和第二命令组而操作。该操作方法可以包括：响应于第一命令组，将当前缓冲在由列地址指示的页面缓冲器中的数据更新为经更新数据，该列地址和经更新数据包括在第一命令组中；并且响应于确认命令，将当前缓冲在页面缓冲器中的数据编程到由最后提供的行地址指示的存储器区域中，其中第二命令组包括与紧接先前命令组中包括的行地址不同的行地址，其中第一命令组选择性地包括与紧接先前命令组中的行地址不同的行地址。

附图说明

图1是示出存储装置的框图。

图2是示出诸如图1的存储器装置的结构的示图。

图3是示出诸如图2的存储器单元阵列的实施例的示图。

图4是示出图3的存储块BLK1至BLKz中的代表性存储块BLKa的电路图。

图5是示出图3的存储块BLK1至BLKz中的代表性存储块BLKb的电路图。

图6是用于说明诸如图1的存储器装置的引脚配置的示图。

图7是用于说明通过图6的数据输入/输出线输入的命令、地址和数据的示图。

图8A和图8B是用于说明通过数据输入/输出线接收的、用于更改行地址的命令和/或地址的示图。

图9是用于说明存储器装置基于所接收的命令和/或地址来更改行地址的操作的示图。

图10是用于说明通过数据输入/输出线接收的、用于更改数据的命令、地址和数据的示图。

图11是用于说明存储器装置基于所接收的命令、地址和数据来更改数据和/或行地址的操作的示图。

图12是示出高速缓存编程操作的示图。

图13是示出应用本发明的高速缓存编程操作的示图。

图14A和图14B是用于说明连续地接收到地址更改命令或数据更改命令的情况的示图。

图15A和图15B是用于说明一起接收地址更改命令和数据更改命令的情况的示图。

图16是示出根据本公开的实施例的存储器装置的操作的流程图。

图17是示出根据本公开的实施例的存储器装置的操作的流程图。

图18是示出根据本公开的实施例的存储器装置的操作的流程图。

图19是示出根据本公开的实施例的应用存储装置的固态驱动器(SSD)系统的示例的框图。

具体实施方式

本文提供的具体结构和功能描述针对本发明的实施例。然而，本发明的各个方面和特征可以以各种形式来实践。因此，本发明不限于本文公开的实施例。

下面参照附图更全面地描述本公开的各个实施例，使得本领域技术人员可以容易地实践本发明。

图1是示出存储装置的框图。

参照图1，存储装置50可以包括存储器装置100、存储器控制器200和缓冲存储器(未示出)。

存储装置50可以在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板电脑或车载信息娱乐系统的主机300的控制下存储数据。

根据作为与主机300通信的方案的主机接口，存储装置50可以被配置为各种类型的存储装置中的任意一种。例如，存储装置50可以被配置为固态驱动器(SSD)，诸如MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或微型MMC的多媒体卡，诸如SD、迷你SD和微型SD的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡类型存储装置，外围组件互连(PCI)卡类型存储装置，高速PCI(PCI-E)卡类型存储装置，紧凑型闪存(CF)卡，智能媒体卡和/或记忆棒。

可以以各种类型的封装形式中的任意一种来制造存储装置50。例如，存储装置50可以被制造为层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级堆叠封装(WSP)。

存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括可以构成多个页面的多个存储器单元。在实施例中，每个页面可以是将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。存储块可以是擦除数据的单位。

在实施例中，存储器装置100可以采用许多可选形式，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移扭矩RAM(STT-RAM)。在本说明书中，本发明的特征和方面是在存储器装置100是NAND闪速存储器的情况下描述的。

存储器装置100可以以二维(2D)阵列结构或三维(3D)阵列结构实施。本公开不仅可以应用于电荷存储层由导电浮栅(FG)形成的闪速存储器装置，而且还可以应用于电荷存储层由绝缘层形成的电荷撷取闪速(CTF)存储器装置。

在实施例中，存储器装置100可以以将一个数据位存储在一个存储器单元中的单层单元(SLC)的方式操作。可选地，存储器装置100可以以将至少两个数据位存储在一个存储器单元中的方式操作。例如，存储器装置100可以以下面的方式操作：将两个数据位存储在一个存储器单元中的多层单元(MLC)的方式、将三个数据位存储在一个存储器单元中的三层单元(TLC)的方式或将四个数据位存储在一个存储器单元中的四层单元(QLC)的方式。

存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列中的由该地址选择的区域。即，存储器装置100可以对由地址选择的区域执行与命令相对应的操作。例如，存储器装置100可以响应于所接收的命令而执行写入操作(即，编程操作)、读取操作或擦除操作。当接收到编程命令时，存储器装置100可以将数据编程到由地址选择的区域中。当接收到读取命令时，存储器装置100可以从由地址选择的区域中读取数据。当接收到擦除命令时，存储器装置100可以擦除由地址选择的区域中存储的数据。

存储器装置100可以包括地址控制器150。该地址控制器150可以基于从存储器控制器200接收的地址更改命令和/或数据更改命令来控制所接收的地址。地址更改命令可以指示更改对从存储器控制器200接收的数据进行编程的方案。特别地，地址更改命令可以指示响应于在接收确认命令之前接收的命令而更改数据编程方案。

详细地，存储器装置100可以从存储器控制器200接收地址，其中从存储器控制器200接收的地址可以包括行地址和列地址。地址控制器150可以控制外围电路(见图2)，从而使用所接收的行地址和列地址中的至少一个。

例如，地址控制器150可以将列地址输出到列解码器，并且将行地址输出到行解码器。此后，列解码器可以选择与列地址相对应的页面缓冲器，并且行解码器可以选择与行地址相对应的存储器区域。存储器区域可以是存储器单元阵列内的任意区域。即，存储器区域可以是至少一个存储块。

在本公开中，地址控制器150可以控制外围电路，从而使用列地址将所接收的数据存储在页面缓冲器中，并且使用行地址选择待存储数据的存储器区域。

存储器控制器200可以控制存储装置50的全部操作。

当向存储装置50施加电力时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪速存储器装置100时，存储器控制器200可以运行诸如闪存转换层(FTL)的固件，以用于控制主机300与存储器装置100之间的通信。

在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换成物理块地址(PBA)，该物理块地址(PBA)指示存储器装置100中包括的、待存储数据的存储器单元的地址。进一步地，存储器控制器200可以将配置逻辑块地址(LBA)和物理块地址(PBA)之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。

存储器控制器200可以控制存储器装置100，从而响应于从主机300接收的请求而执行编程操作、读取操作或擦除操作。例如，当从存储器单元300接收到编程请求时，存储器控制器200可以将编程请求转换成编程命令，并且可以将编程命令、物理块地址(PBA)和数据提供到存储器装置100。当从主机300一起接收到读取请求和逻辑块地址时，存储器控制器200可以将读取请求转换成读取命令，选择与逻辑块地址相对应的物理块地址，此后将读取命令和物理块地址(PBA)提供到存储器装置100。当从主机300一起接收到擦除请求和逻辑块地址时，存储器控制器200可以将擦除请求转换成擦除命令，选择与逻辑块地址相对应的物理块地址，此后将擦除命令和物理块地址(PBA)提供到存储器装置100。

在实施例中，存储器控制器200可以在没有从主机300接收到请求的情况下自主地生成编程命令、地址和数据，并且可以将它们传输到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供到存储器装置100以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。

在实施例中，存储器控制器200可以控制主机300和缓冲存储器(未示出)之间的数据交换。可选地，存储器控制器200可以将用于控制存储器装置100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，然后可以将缓冲存储器中临时存储的数据传输到存储器装置100。

在各个实施例中，缓冲存储器可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。可选地，缓冲存储器可以存储由存储器控制器200处理的数据。

在实施例中，缓冲存储器可以被实施为诸如双倍数据速率SDRAM(DDR SDRAM)、双倍数据速率第四代(DDR4)SDRAM、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM或Rambus DRAM(RDRAM)的DRAM，或者可以被实施为静态RAM(SRAM)。

在各个实施例中，存储装置50可以不包括缓冲存储器。在这种情况下，设置在存储装置50外部的易失性存储器装置可以用作缓冲存储器。

在实施例中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以通过交错方案来控制存储器装置100以提高操作性能。

主机300可以使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和/或低负载DIMM(LRDIMM)通信方法。

图2是示出图1的存储器装置的结构的示图。

参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到行解码器121。存储块BLK1至BLKz中的每一个可以通过位线BL1至BLn联接到页面缓冲器组123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为单个页面。因此，单个存储块可以包括多个页面。

行线RL可以包括至少一个源极选择线、多个字线以及至少一个漏极选择线。

存储器单元阵列110中包括的存储器单元中的每一个可以被实施为能够存储一个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。

外围电路120可以在控制逻辑130的控制下对存储器单元阵列110中的所选择区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下，向行线RL和位线BL1至BLn施加各个操作电压或使所施加的电压放电。

外围电路120可以包括行解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

行解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线以及至少一个漏极选择线。在实施例中，字线可以包括正常字线和虚设字线。在实施例中，行线RL可以进一步包括管道选择线。

行解码器121可以对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据所解码的地址选择存储块BLK1至BLKz中的至少一个。进一步地，行解码器121可以根据所解码的地址来选择所选择的存储块中的至少一个字线WL，从而将电压生成器122生成的电压施加到至少一个字线WL。

例如，在编程操作期间，行解码器121可以将编程电压施加到所选择的字线，并且将电平低于该编程电压的电平的编程通过电压施加到未选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到所选择的字线，并且将高于该验证电压的验证通过电压施加到未选择的字线。在读取操作期间，行解码器121可以将读取电压施加到所选择的字线，并且将高于该读取电压的读取通过电压施加到未选择的字线。

在实施例中，以存储块为单位来执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以根据所解码的地址选择一个存储块。在擦除操作期间，行解码器121可以将接地电压施加到联接到所选择的存储块的字线。

电压生成器122可以在控制逻辑130的控制下操作。电压生成器122可以使用提供到存储器装置100的外部电源电压来生成多个电压。详细地，电压生成器122可以响应于操作信号OPSIG而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。

在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压用作存储器装置100的操作电压。

在实施例中，电压生成器122可以使用外部电源电压或内部电源电压来生成多个电压。

例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑130的控制下通过选择性地启用多个泵浦电容器来生成多个电压。

可以由行解码器121将所生成的电压供应到存储器单元阵列110。

页面缓冲器组123包括通过第一至第n位线BL1至BLn分别联接到存储器单元阵列110的第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn在控制逻辑130的控制下操作。详细地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取或验证操作期间，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者可以感测位线BL1至BLn的电压或电流。

详细地，在编程操作期间，当将编程电压施加到所选择的字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将通过输入/输出电路125接收的数据DATA传送到所选择的存储器单元。基于所接收的数据DATA对所选择的页面中的存储器单元进行编程。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可以通过感测通过第一至第n位线BL1至BLn从所选择的存储器单元接收的电压或电流来读取页面数据。

在读取操作期间，第一至第n页面缓冲器PB1至PBn可以在列解码器124的控制下，通过第一至第n位线BL1至BLn从所选择的页面中的存储器单元读取数据DATA，并且可以将所读取的数据DATA输出到输入/输出电路125。

在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以允许第一至第n位线BL1至BLn浮置，或者可以将擦除电压施加到第一至第n位线BL1至BLn。

列解码器124可以响应于列地址CADD而在输入/输出电路125和页面缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可以将从以上参照图1描述的存储器控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。

在读取操作或验证操作期间，感测电路126可以响应于使能位VRYBIT而生成参考电流，并且可以将从页面缓冲器组123接收的感测电压VPB与通过该参考电流生成的参考电压进行比较，然后输出通过信号PASS或失败信号FAIL。

控制逻辑130可以响应于命令CMD和地址ADDR，通过输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRYBIT来控制外围电路120。另外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作已经通过还是失败。

可以将存储器单元阵列110中包括的存储器单元编程为每个存储器单元中的多个编程状态中的任意一个。给定存储器单元的编程状态的数量取决于存储器单元的类型，即SLC、MLC、TLC、QLC等。可以根据待存储的数据来将相应的存储器单元的目标编程状态确定为多个编程状态中的任意一个。

在本公开的实施例中，控制逻辑130可以包括地址控制器150。该地址控制器150可以控制从存储器控制器200接收的地址ADDR中包括的列地址和行地址(图1所示)。例如，地址控制器150可以控制列地址和行地址，使得将列地址传输到列解码器124，并且将行地址传输到行解码器121。

在实施例中，在从存储器控制器200接收到设置命令之后，存储器装置100可以顺序地接收地址ADDR和数据DATA。

然而，在从存储器控制器200接收确认命令之前，存储器装置100可以接收新命令。该新命令可以是地址更改命令或数据更改命令。

在实施例中，地址更改命令可以用于指示在新的存储器区域中存储数据，而不考虑在接收该地址更改命令之前从存储器控制器200接收的地址ADDR中包括的行地址。存储器区域可以是存储器单元阵列110中包括的区域中的任意一个。即，存储器区域可以是与至少一个存储块相对应的区域。

而且，数据更改命令可以用于将从存储器控制器200接收的数据DATA更改为其它数据。与数据更改命令一起从存储器控制器200接收的更改地址可以包括更改行地址以及更改列地址。存储器装置100可以基于更改行地址来将更改数据存储在新的存储器区域中。

因此，在接收确认命令之前，存储器装置100可以接收新命令，并且可以响应于新命令而将数据存储在另一存储器区域(即，不同于先前确定的存储器区域的存储器区域)中。因此，数据被存储在不同于先前确定的存储器区域的存储器区域中，因此可以更改数据存储方案。

例如，即使已经基于从存储器控制器200接收的地址ADDR中包括的行地址，将数据存储方案确定为单层单元(SLC)方案，但是也可以基于随后接收的更改地址，使用诸如多层单元(MLC)、三层单元(TLC)或四层单元(QLC)方案的方案来存储数据。进一步地，即使已经将数据存储方案确定为三层单元(TLC)方案，但是也可以基于随后接收的更改地址，使用诸如单层单元(SLC)、多层单元(MLC)或四层单元(QLC)方案的方案来存储数据。

如上所述，存储器装置100可以使用诸如SLC和MLC方案的各种方案来存储数据。当编程方案更改时，需要新的行地址，因此存储器装置100可以忽略所接收的行地址并且从存储器控制器200接收新的地址(即，更改地址)。可以与地址更改命令或数据更改命令一起接收新的地址或更改地址。

地址控制器150可以将列地址输出到列解码器124。列解码器124可以对列地址CADD进行解码，然后可以确定待存储从存储器控制器200接收的数据的页面缓冲器。当由列解码器124确定了页面缓冲器时，可以将从存储器控制器200接收的数据存储在相应的页面缓冲器中。

而且，地址控制器150可以将行地址输出到行解码器121。行解码器121可以对行地址进行解码，然后可以确定待存储从存储器控制器200接收的数据的存储器区域。当由行解码器121确定了存储器区域时，可以将从存储器控制器200接收的数据存储在相应的存储器区域中。

图3是示出图2的存储器单元阵列的实施例的示图。

参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维(3D)结构。每个存储块包括堆叠在衬底上的多个存储器单元。这样的存储器单元沿正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下面参照图4和图5详细描述每个存储块的结构。

图4是示出图3的存储块BLK1至BLKz中的代表性存储块BLKa的电路图。

参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串沿行方向(即，正(+)X方向)布置。在图4中，示出了两个单元串沿列方向(即，正(+)Y方向)布置。然而，该示出是为了清楚起见；将理解的是，可以在列方向上布置三个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。

在实施例中，在相同行中布置的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且在不同行中布置的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。

在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以公共地联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以分为第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp在与正(+)Z方向相反的方向上顺序地布置，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn在+Z方向上顺序地布置，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每个单元串的管道晶体管PT的栅极联接到管线PL。

每个单元串的漏极选择晶体管DST连接在相应的位线和存储器单元MCp+1至MCn之间。在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。

在列方向上布置的单元串联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。

在行方向上布置的单元串中的、联接到相同字线的存储器单元构成单个页面。例如，在第一行的单元串CS11至CS1m之中，联接到第一字线WL1的存储器单元构成单个页面。在第二行中的单元串CS21至CS2m之中，联接到第一字线WL1的存储器单元构成单个附加页面。可以通过选择漏极选择线DSL1和DSL2中的任意一个来选择在单个行的方向上布置的单元串。可以通过选择字线WL1至WLn中的任意一个来从所选择的单元串中选择单个页面。

在实施例中，可以提供偶数位线和奇数位线而非第一至第m位线BL1至BLm。进一步地，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可以分别联接到偶数位线，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以分别联接到奇数位线。

在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可以用作虚设存储器单元。例如，提供虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。可选地，提供虚设存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，存储块BLKa的操作可靠性得到提高，但是存储块BLKa的大小增加。随着提供较少的存储器单元，存储块BLKa的大小减小，但是存储块BLKa的操作可靠性可能劣化。

为了有效地控制虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行了编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到联接到各个虚设存储器单元的虚设字线上的电压，因此虚设存储器单元可以具有所需的阈值电压。

图5是示出图3的存储块BLK1至BLKz中的代表性存储块BLKb的电路图。

参照图5，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在正Z(+Z)的方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST，其中该衬底在存储块BLKb的下方。

每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管联接到相同的源极选择线。在第一行中布置的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。在第二行中布置的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以公共地联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST连接在相应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。

因此，除了从每个单元串中排除了管道晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa类似的等效电路。

在实施例中，可以提供偶数位线和奇数位线而非第一至第m位线BL1至BLm。进一步地，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可以分别联接到偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可以分别联接到奇数位线。

而且，为了减小源极选择晶体管SST和存储器单元MC1至MCn之间的电场，可以将第一至第n存储器单元MC1至MCn中的至少一个用作虚设存储器单元。

图6是用于说明图1的存储器装置的引脚配置的示图。

参照图6，存储器装置100(图1所示)可以通过多个数据输入/输出线与外部控制器通信。例如，存储器装置100可以通过控制信号线与外部控制器通信，该控制信号线包括芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入保护线WP#、就绪/忙碌线R/B以及数据输入/输出线DQ。

存储器装置100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器装置100可以通过写入使能线WE#从外部控制器接收写入使能信号。存储器装置100可以通过读取使能线RE#从外部控制器接收读取使能信号。存储器装置100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器装置100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器装置100可以通过写入保护线WP#从外部控制器接收写入保护信号。

在实施例中，存储器装置100可以通过就绪/忙碌线RB向存储器控制器200(图1所示)提供就绪/忙碌信号，该就绪/忙碌信号指示存储器装置100是处于就绪状态还是处于忙碌状态。

芯片使能信号可以是用于选择存储器装置100的控制信号。当芯片使能信号处于“高”状态并且存储器装置100处于“就绪”状态时，存储器装置100可以进入低功率待机状态。

写入使能信号可以是用于执行控制使得将施加到存储器装置100的命令、地址和输入数据存储在锁存器中的控制信号。

读取使能信号可以是使得能够输出串行数据的控制信号。

地址锁存使能信号可以是由主机使用的、用于指示命令、地址和数据中的哪一个对应于输入到数据输入/输出线DQ的信号类型的控制信号中的一个控制信号。

命令锁存使能信号可以是由主机使用的、用于指示命令、地址和数据中的哪一个对应于输入到数据输入/输出线DQ的信号类型的控制信号中的一个控制信号。

例如，当命令锁存使能信号被激活(例如，为逻辑高状态)，地址锁存使能信号被停用(例如，为逻辑低状态)，并且写入使能信号被激活(例如，为逻辑低状态)然后被停用(例如，为逻辑高状态)时，图1的存储器装置100可以识别到通过数据输入/输出线DQ输入的信号是命令。

例如，当命令锁存使能信号被停用(例如，为逻辑低状态)，地址锁存使能信号被激活(例如，为逻辑高状态)，并且写入使能信号被激活(例如，为逻辑低状态)然后被停用(例如，为逻辑高状态)时，存储器装置100可以识别到通过数据输入/输出线DQ输入的信号是地址。

写入保护信号可以是用于停用由存储器装置100执行的编程操作和擦除操作的控制信号。

就绪/忙碌信号可以用于识别存储器装置100的状态。处于低状态的就绪/忙碌信号指示存储器装置100当前正在执行至少一个操作。处于高状态的就绪/忙碌信号指示存储器装置100当前未执行操作。

在存储器装置100正在执行编程操作、读取操作或擦除操作时，就绪/忙碌信号可以处于低状态。在本公开的实施例中，参照图1描述的存储器控制器200可以基于就绪/忙碌信号来确定终止时间，该终止时间是终止编程操作或擦除操作的时间。

图7是用于说明通过图6的数据输入/输出线DQ输入的命令、地址和数据的示图。

图7示出通过图6的常规的数据输入/输出线DQ输入的命令、地址和数据的流程。即，图7示出通过图6的数据输入/输出线DQ顺序地输入的第一命令CMD1、第一地址ADDR1、第一数据DATA1和第二命令CMD2。

在实施例中，第一命令CMD1可以是设置命令。该设置命令可以是指示对从存储器控制器200接收的数据进行编程的方案的命令。即，响应于设置命令，可以确定与单层单元(SLC)方案、多层单元(MLC)方案、三层单元(TLC)方案或四层单元(QLC)方案相对应的方案，和/或与页面编程方案、多平面方案和高速缓存编程方案中的任意一个相对应的编程方案。

在第一命令CMD1之后，可以通过数据输入/输出线DQ接收第一地址ADDR1。第一地址ADDR1可以包括列地址和行地址。即，第一地址ADDR1可以指示待临时存储从存储器控制器200接收的数据的页面缓冲器以及待存储页面缓冲器中存储的数据的存储器区域。待存储数据的存储器区域可以是存储器单元阵列110(图2所示)中包括的存储块BLK1至BLKz中的任意一个。

在实施例中，存储器装置100可以顺序地接收第一地址ADDR1中包括的列地址和行地址。基于所接收的列地址，可以确定页面缓冲器组123(图2所示)中包括的页面缓冲器，并且基于所接收的行地址，可以确定待存储页面缓冲器中存储的数据的存储器区域或存储块。

在第一地址ADDR1之后，通过数据输入/输出线DQ接收的第一数据DATA1可以是待存储或待编程到存储器单元阵列110中的数据。可以将第一数据DATA1临时存储在页面缓冲器组123中包括的页面缓冲器中的任意一个中，然后可以被编程到基于行地址而确定的存储器区域中。

在实施例中，即使已经基于第一地址ADDR1确定了待存储第一数据DATA1的存储器区域，也可能根据从外部控制器接收的数据的量或根据是否从外部控制器连续地接收到数据条，而需要更改待存储第一数据DATA1的存储器区域。可选地，当即使第一数据DATA1应当存储在存储器区域中，但是不同于第一数据DATA1的数据被临时存储在与该存储器区域对应的页面缓冲器中时，需要更改该页面缓冲器中存储的数据。

在这种情况下，在接收确认命令之前，存储器装置100可以接收用于更改待存储数据的存储器区域的命令或用于更改临时存储在页面缓冲器中的数据的命令。下面参照图8A和图8B以及后续附图描述与该操作有关的细节。

在第一数据DATA1之后，通过数据输入/输出线DQ接收的第二命令CMD2可以是确认命令。该确认命令可以用于指示开始与响应于设置命令而确定的命令相对应的操作。因此，当存储器装置100接收确认命令时，存储器装置100可以将从存储器控制器200接收的第一数据DATA1编程到多个存储器区域中的任意一个中。

如参照图7所述，存储器装置100可以在接收确认命令之后开始编程数据的操作。

然而，如上所述，根据本公开的存储器装置100可以响应于在接收确认命令之前接收的命令而确定待存储数据的存储器区域，或者可以在已经更改了页面缓冲器组123中存储的数据之后，确定待存储更改数据的存储器区域。

在下文中，描述了通过数据输入/输出线DQ在数据和确认命令之间接收到地址或新命令的情况。

图8A和图8B是用于说明通过数据输入/输出线DQ接收的、用于更改行地址的命令和/或地址的示图。

图8A示出了在接收确认命令之前接收到的、用于更改行地址的命令和地址的情况，图8B示出了在接收确认命令之前仅接收到用于更改行地址的地址的情况。

在图8A和图8B中，可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。

在实施例中，第一命令CMD1可以是设置命令，第二命令CMD2可以是确认命令。设置命令可以用于确定对从外部控制器接收的数据进行编程的方案，确认命令可以用于指示开始与响应于设置命令而确定的命令相对应的操作。第一地址ADDR1可以包括列地址和行地址。第一数据DATA1可以是待编程到存储器装置100中的数据。

在实施例中，当从外部控制器接收到第一命令CMD1、第一地址ADDR1和第一数据DATA1时，可以将第一数据DATA1临时存储在与第一地址ADDR1中包括的列地址相对应的页面缓冲器中。

此后，当通过图6的数据输入/输出线DQ从外部控制器接收到第二命令CMD2，即确认命令时，存储器装置100可以将页面缓冲器中存储的第一数据DATA1编程到存储器单元阵列110中。此处，可以基于第一地址ADDR1中的行地址来确定对第一数据DATA1进行编程的方案。

然而，参照图8A，为了将第一数据DATA1存储在另一存储器区域中，而不是与第一地址ADDR1中包括的行地址相对应的存储器区域，存储器装置100可以在接收确认命令之前从外部控制器接收地址更改命令和更改地址。

例如，在从外部控制器接收作为确认命令的第二命令CMD2之前，存储器装置100可以接收第三命令CMD3和第三地址ADDR3(801)。第三命令CMD3可以是地址更改命令，并且第三地址ADDR3可以是更改地址。地址更改命令可以用于指示基于更改地址来更改待存储数据的存储器区域。即，可以基于第三命令CMD3和第三地址ADDR3来更改待存储第一数据DATA1的存储器区域，因此可以更改存储第一数据DATA1的方法。

在图8A和图8B中，第三地址ADDR3中可以仅包括行地址，或者可选地，第三地址ADDR3中可以包括行地址和列地址两者。因为第三命令CMD3是用于更改行地址的地址更改命令，所以可以仅基于行地址来确定待存储第一数据DATA1的存储器区域，而不考虑第三地址ADDR3中包括的列地址。

下面参照图9详细描述以下操作：存储器装置100基于第三命令CMD3和第三地址ADDR3，即基于地址更改命令和更改地址来确定待存储第一数据DATA1的存储器区域。

参照图8B，在接收到第二命令CMD2即确认命令之前，可以从外部控制器接收用于再次确定待存储第一数据DATA1的存储器区域的第三地址ADDR3。与图8A不同，在图8B中，为了更改待存储第一数据DATA1的存储器区域，存储器装置100可以仅接收作为更改地址的第三地址ADDR3，而不接收地址更改命令(803)。

详细地，参照图8B，以与图8A相同的方式，存储器装置100可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。

然而，与图8A不同，为了更改基于第一地址ADDR1确定的行地址，即为了更改先前确定的待存储第一数据DATA1的存储器区域，存储器装置100可以仅从外部控制器接收第三地址ADDR3。存储器装置100可以基于第三地址ADDR3来更改由第一地址ADDR1确定的存储器区域。

因此，参照图8B，可以仅基于在接收到第二命令CMD2即确认命令之前接收的第三地址ADDR3，来更改待存储第一数据DATA1的存储器区域。

图9是用于说明存储器装置基于图8A和图8B中接收的命令和/或地址来更改行地址的操作的示图。

参照图2和图9，图9示出图2的存储器装置的组件之中的存储器单元阵列110、行解码器121、页面缓冲器组123、列解码器124、输入/输出电路125和地址控制器150。为了清楚起见，图9中省略了图2的存储器装置中的其余组件。

参照图8A和图8B以及图9，图9的地址更改命令CMD_AC可以是图8A的第三命令CMD3，并且图9的更改地址ADDR_C可以是图8A和图8B的第三地址ADDR3。即，图9示出了基于在接收确认命令之前接收的地址更改命令CMD_AC和更改地址ADDR_C而执行的存储器装置的操作。在图9中，假设数据DATA是图8A和图8B中的第一数据DATA1。

在实施例中，在接收数据DATA之后，输入/输出电路125可以通过图6的数据输入/输出线DQ从外部控制器接收地址更改命令CMD_AC和更改地址ADDR_C。输入/输出电路125可以将从外部控制器接收的地址更改命令CMD_AC和更改地址ADDR_C传输到图2的控制逻辑130。

在实施例中，控制逻辑130中包括的地址控制器150可以控制行解码器121和列解码器124，使得响应于地址更改命令CMD_AC而将数据DATA存储在不同于所选择的存储器区域的另一存储器区域中。地址更改命令CMD_AC可以用于指示更改从外部控制器接收的地址，详细地，更改图8A和图8B的第一地址ADDR1中包括的行地址。

例如，地址控制器150可以从输入/输出电路125接收更改地址ADDR_C。地址控制器150可以将更改地址ADDR_C中包括的地址之中的更改列地址CADD_C输出到列解码器124，并且可以将地址之中的更改行地址RADD_C输出到行解码器121。地址控制器150可以控制行解码器121，从而根据更改行地址RADD_C来选择不同于先前选择的存储器区域的另一存储器区域。

地址控制器150可以将更改行地址RADD_C输出到行解码器121，行解码器121可以通过对更改行地址RADD_C进行解码，来从存储器单元阵列110中包括的存储器区域之中选择与更改行地址RADD_C相对应的存储器区域。

行解码器121可以选择与更改行地址RADD_C相对应的存储器区域，因此使得能够改变数据存储方案。例如，尽管已经将数据存储方案确定为单层单元(SLC)，但是可以通过选择与更改行地址RADD_C相对应的存储器区域，来使用诸如多层单元(MLC)、三层单元(TLC)或四层单元(QLC)的另一方案来存储数据。

在实施例中，更改地址ADDR_C可以包括更改列地址CADD_C。然而，因为地址更改命令CMD_AC用于更改行地址，并且仅更改地址ADDR_C与地址更改命令CMD_AC一起从外部接收，所以没有接收到用于更改页面缓冲器组123中存储的数据或将数据存储在页面缓冲器组123中的更改数据。因此，即使已经将更改地址ADDR_C中包括的更改列地址CADD_C输出到列解码器124，也可不更改数据。

然而，当存储器装置100在接收地址更改命令CMD_AC和更改地址ADDR_C之后，从外部控制器接收到后续数据更改命令、后续更改地址和后续数据时，可以基于后续更改地址中包括的更改列地址，将先前存储在页面缓冲器组123中的数据更改为后续接收的数据。

也就是说，当基于与地址更改命令CMD_AC一起接收的更改地址ADDR_C更改了行地址，并且此后，与数据更改命令一起接收的更改地址中包括的更改列地址被传输到列解码器124时，列解码器124可以对更改列地址进行解码，然后更改先前存储在与更改列地址相对应的页面缓冲器中的数据，或者将后续接收的数据存储在与更改列地址相对应的页面缓冲器中。

另外，当与数据更改命令一起接收的更改地址中包括更改行地址时，可以再次更改行地址。即，即使行地址已经响应于地址更改命令CMD_AC发生了更改，但是待存储外部接收的数据的存储器区域也可能基于与数据更改命令一起接收的更改地址中包括的行地址而被更改。

在实施例中，在已经接收到地址更改命令CMD_AC和更改地址ADDR_C之后，可以接收新的地址更改命令和新的更改地址。尽管待存储数据的存储器区域已经响应于地址更改命令CMD_AC而被更改，但是当接收到新的地址更改命令时，待存储数据的存储器区域可以基于新的更改地址中包括的更改行地址而再次更改。

因此，即使存储器装置100从外部控制器接收地址更改命令CMD_AC和更改地址ADDR_C，然后将待存储数据的存储器区域进行更改，但是待存储数据的存储器区域可能基于与新的地址更改命令或数据更改命令一起接收的更改地址中包括的更改行地址而再次更改，其中在接收确认命令之前接收该新的地址更改命令或数据更改命令。

图10是用于说明通过数据输入/输出线DQ接收的、用于更改数据的命令、地址和数据的示图。

图10示出在接收确认命令之前，通过图6的数据输入/输出线DQ接收命令、地址和数据以更改图2的页面缓冲器组123中的页面缓冲器中存储的数据的情况。

参照图8A和图8B以及图10，因为图10的第一和第二命令CMD1和CMD2、第一地址ADDR1以及第一数据DATA1与图8A和图8B的第一和第二命令、第一地址以及第一数据相同，所以此处省略对那些特征的描述。

在实施例中，当从外部控制器接收到第一命令CMD1、第一地址ADDR1和第一数据DATA1时，可以将第一数据DATA1临时存储在与第一地址ADDR1中包括的列地址相对应的页面缓冲器中。此后，当从外部控制器接收到第二命令CMD2，即确认命令时，存储器装置100可以响应于基于第一命令CMD1所确定的编程命令而将页面缓冲器中存储的第一数据DATA1存储在与第一地址ADDR1中包括的行地址相对应的存储器区域中。

然而，在将第一数据DATA1存储在与第一地址ADDR1中包括的行地址相对应的存储器区域中之前，可能需要更改第一数据DATA1。即，当从主机300(图1所示)接收的主机数据是错误数据时，或者当需要存储新数据时，需要更改第一数据DATA1。在这种情况下，存储器装置100可以从外部控制器接收新数据，然后可以将新数据存储在相应的页面缓冲器中。

参照图10，在通过图6的数据输入/输出线DQ从外部控制器接收第一数据DATA1之后，存储器装置100可以接收第四命令CMD4、第四地址ADDR4和第四数据DATA4(1001)。第四命令CMD4可以是用于更改页面缓冲器组中的页面缓冲器中存储的数据或将数据存储在页面缓冲器组中的另一页面缓冲器中的数据更改命令，第四地址ADDR4可以用于选择页面缓冲器组中的页面缓冲器中的任意一个，并且第四数据DATA4可以是用于更改先前存储的数据的数据，或者是待新存储在页面缓冲器中的数据。

因此，在接收确认命令(即，第二命令CMD2)之前，可能接收到数据更改命令CMD4、更改地址ADDR4和更改数据DATA4，因此可以将页面缓冲器组中的页面缓冲器中存储的数据DATA1更改为数据DATA4，或者可选地，可以将数据DATA4存储在与更改地址ADDR4相对应并且未存储数据的页面缓冲器中。此后，当接收确认命令CMD2时，可以将页面缓冲器组中包括的页面缓冲器中存储的数据DATA4编程到与第一地址ADDR1中包括的行地址相对应的存储器区域中。

当第四地址ADDR4(即，与作为数据更改命令的第四命令CMD4一起所接收的更改地址)中包括行地址时，可以根据第四地址ADDR4将待存储第一数据DATA1的存储器区域确定为另一存储器区域，而不是与第一地址ADDR1相对应的存储器区域。因此，响应于数据更改命令，除了更改数据或存储新数据之外，也可以更改待存储数据的存储器区域。当更改了待存储数据的存储器区域时，存储第一数据DATA1的方法也可被更改。

图11是用于说明存储器装置基于图10中接收的命令、地址和数据来更改数据和/或行地址的操作的示图。

图11示出图2的存储器装置100的组件之中的存储器单元阵列110、行解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和控制逻辑130。为了清楚起见，图11的存储器装置100中省略了图2的存储器装置100中的其余组件。

参照图10和图11，图11的数据更改命令CMD_DC可以是图10的第四命令CMD4，图11的更改地址ADDR_C可以是图10的第四地址ADDR4，图11的更改/新数据DATA_C可以是图10的第四数据DATA4。即，图11示出基于在接收确认命令之前接收的数据更改命令CMD_DC和更改地址ADDR_C而执行的存储器装置的操作。

在实施例中，在接收图10的第一数据DATA1之后，输入/输出电路125可以通过图6的数据输入/输出线DQ从外部控制器接收数据更改命令CMD_DC和更改地址ADDR_C。输入/输出电路125可以将从外部控制器接收的数据更改命令CMD_DC和更改地址ADDR_C传输到控制逻辑130，并且可以将更改/新数据DATA_C传输到列解码器124。

在实施例中，控制逻辑130可以接收数据更改命令CMD_DC，并且可以控制更改地址ADDR_C，从而将更改/新数据DATA_C存储在页面缓冲器组123中的页面缓冲器PB1至PBn中的任意一个中。

详细地，控制逻辑130中的地址控制器150可以从输入/输出电路125接收包括更改列地址CADD_C和更改行地址RADD_C的更改地址ADDR_C。响应于更改列地址CADD_C，地址控制器150可以控制行解码器121和列解码器124，从而将新数据DATA_C存储在与更改列地址CADD_C相对应并且临时存储有数据的页面缓冲器中，或者将新数据DATA_C存储在未存储数据的页面缓冲器中。用于将DATA_C存储在临时存储有数据的页面缓冲器中的数据更改命令CMD_DC可以用于指示更改第一数据DATA1(见图10)。

例如，地址控制器150可以将更改地址ADDR_C中包括的地址之中的更改列地址CADD_C输出到列解码器124，并且可以将地址之中的更改行地址的RADD_C输出到行解码器121。地址控制器150可以控制列解码器124，从而根据更改列地址CADD_C来选择待存储数据的页面缓冲器。

地址控制器150可以将更改列地址CADD_C输出到列解码器124，列解码器124可以通过对更改列地址CADD_C进行解码来选择与更改列地址CADD_C相对应的页面缓冲器。即，列解码器124可以从输入/输出电路125接收DATA_C，并且可以将DATA_C传输到与更改列地址CADD_C相对应的页面缓冲器。

因此，列解码器124可以通过将DATA_C传输到与更改列地址CADD_C相对应的页面缓冲器来更改先前存储在页面缓冲器组123中的页面缓冲器中的数据，或者将新数据存储在页面缓冲器组123中的页面缓冲器中。DATA_C可以代表通过更改先前存储的数据而得到的数据，或者可以代表新数据。

在实施例中，更改地址ADDR_C可以包括更改行地址RADD_C。因此，尽管已经从外部控制器接收到数据更改命令CMD_DC，但是存储器装置100可以基于与数据更改命令CMD_DC一起接收的更改地址ADDR_C中包括的更改行地址RADD_C，将待存储数据的存储器区域更改为不同于与第一地址ADDR1(见图10)相对应的存储器区域的另一存储器区域。

也就是说，可以将页面缓冲器组123中存储的DATA_C存储在与更改地址ADDR_C中包括的更改行地址RADD_C相对应的新的存储器区域中。

在实施例中，在接收数据更改命令CMD_DC、更改地址ADDR_C和DATA_C之后，存储器装置100可能随后从外部控制器接收另一地址更改命令和另一更改地址。在这种情况下，基于与后续地址更改命令一起接收的后续更改地址中包括的后续更改行地址，可以进一步更改待存储页面缓冲器组123中存储的DATA_C的存储器区域。

也就是说，即使已经根据图10的第一地址ADDR1确定了存储器区域，或者已经根据与数据更改命令CMD_DC(即，图10的第四命令CMD4)一起接收的更改地址ADDR_C(即，图10的第四地址ADDR4)中包括的更改行地址RADD_C更改了存储器区域，但是可以基于与后续地址更改命令一起从外部控制器接收的后续更改地址而进一步更改待存储数据的存储器区域。

在实施例中，在已经接收数据更改命令CMD_DC、更改地址ADDR_C和DATA_C之后，可能接收到后续数据更改命令或后续地址更改命令、后续更改地址和后续更改数据。在这种情况下，响应于后续数据更改命令，先前存储在页面缓冲器组123中包括的页面缓冲器中的数据可以被更改为后续更改数据，或者可选地，可以将后续更改数据存储在与后续更改地址相对应的页面缓冲器中。此外，基于后续更改地址中包括的后续更改行地址，可以进一步更改待存储数据的存储器区域。

因此，即使存储器装置100已经从外部控制器接收到数据更改命令CMD_DC、更改地址ADDR_C和DATA_C，已经存储或更改了数据，并且然后已经更改了待存储数据的存储器区域，但是可以基于与在接收确认命令之前接收的后续地址更改命令或后续数据更改命令一起接收的后续更改地址中包括的后续更改行地址而进一步更改待存储数据的存储器区域。

图12是示出高速缓存编程操作的示图。

参照图11和图12，图11的页面缓冲器组123中包括的页面缓冲器PB1至PBn中的每一个可以包括高速缓存锁存器和主锁存器。从外部控制器接收的数据可以存储在高速缓存锁存器中，并且从高速缓存锁存器接收的数据可以存储在主锁存器中。主锁存器中存储的数据可以被编程到图11的存储器单元阵列110中的多个存储块BLK1至BLKz之中的特定区域或存储块中。图12示出图11的页面缓冲器组123中的页面缓冲器PB1至PBn中的任意一个。

图12示出常规的高速缓存编程操作。高速缓存编程操作可以包括：对主锁存器中存储的数据进行编程，以及将从外部控制器接收的数据存储在高速缓存锁存器中，这些操作是同时执行的。通过缩短通过高速缓存编程操作进行的编程操作所需的时间，可以高效地执行编程操作。

详细地，从外部控制器接收的数据可以被存储在高速缓存锁存器中。在时间t0，可以从外部控制器传送第一数据DATA1(DATA1传送)，然后可以将第一数据DATA1存储在高速缓存锁存器中。此后，在时间t1，可以将高速缓存锁存器中存储的第一数据DATA1复制到主锁存器中(DATA1复制)。

当将第一数据DATA1存储在主锁存器中时，可以在时间t2将第一数据DATA1编程到存储器单元阵列中。此处，在对第一数据DATA1进行编程的操作(DATA1编程)的同时，可以从外部控制器传送第二数据DATA2(DATA2传送)。可以同时执行对第一数据DATA1进行编程的操作以及从外部控制器接收第二数据DATA2并且该第二数据DATA2存储在高速缓存锁存器中的操作，因此可以高效地执行编程操作。

在时间t3，可以将高速缓存锁存器中存储的第二数据DATA2复制到主锁存器中(DATA2复制)。此后，在时间t4，在将主锁存器中存储的第二数据DATA2编程到存储器单元阵列中(DATA2编程)的同时，可以从外部控制器传送第三数据DATA3并且可以将第三数据DATA3存储在高速缓存锁存器中(DATA3传送)。在时间t5，可以将高速缓存锁存器中存储的第三数据DATA3复制到主锁存器中。

在实施例中，本公开可以应用于上述高速缓存编程操作。即，可以更改高速缓存锁存器中存储的数据，并且可以将主锁存器中存储的数据存储在另一存储器区域中，即不同于先前确定的存储器区域的存储器区域。

下面参照图13详细描述根据本发明的实施例的高速缓存编程操作。

图13是示出应用本公开的高速缓存编程操作的示图。

参照图13，图13示出在执行高速缓存编程操作期间，存储器装置100在从外部控制器接收确认命令之前接收数据更改命令的情况。

在描述图13时，不再描述与结合图12所描述的操作相同的操作。

在实施例中，在时间t0，可以从外部控制器接收第一数据DATA1并且将第一数据DATA1存储在高速缓存锁存器中(DATA1传送)。在时间t1，可以将高速缓存锁存器中存储的第一数据DATA1复制到主锁存器中(DATA1复制)。然后，在时间t2，可以对主锁存器中存储的第一数据DATA1进行编程(DATA1编程)，同时可以将从外部控制器接收的第二数据DATA2存储在高速缓存锁存器中(DATA2传送)。

然而，当需要将高速缓存锁存器中存储的第二数据DATA2更改为其它数据时，存储器装置100可以从外部控制器接收数据更改命令、更改地址和更改数据。在图13中，更改数据是第三数据DATA3。

详细地，存储器装置100可以响应于从外部控制器接收的数据更改命令而将更改数据DATA3存储在与更改地址中包括的更改列地址相对应的页面缓冲器中。即，在时间t3，高速缓存锁存器中存储的第二数据DATA2可以被更改为第三数据DATA3(即，将DATA2更改为DATA3)。此时，当更改行地址也被包括在更改地址中时，待存储第三数据DATA3的存储器区域也可以与第三数据DATA3一起被更改。

在时间t3，已经将高速缓存锁存器中存储的第二数据DATA2更改为第三数据DATA3之后，可以在时间t4将高速缓存锁存器中存储的第三数据DATA3复制到主锁存器中(DATA3复制)。此后，在时间t5，可以对主锁存器中存储的第三数据DATA3进行编程(DATA3编程)，同时可以将从外部控制器接收的第四数据DATA4存储在高速缓存锁存器中(DATA4传送)。

因此，当存储器装置100执行高速缓存编程操作时，高速缓存锁存器中存储的数据可以响应于在接收确认命令之前从外部控制器接收的数据更改命令而更改，并且另外，也可以更改待编程高速缓存锁存器中存储的数据的存储器区域。

图14A和图14B是用于说明连续地接收到地址更改命令或数据更改命令的情况的示图。

参照图8A和图8B、图10以及图14A和图14B，图14A示出连续地输入图8A描述的地址更改命令的情况，图14B示出连续地输入图10描述的数据更改命令的情况。

在描述图14A和图14B时，省略了对与图8A和图8B以及图10相同的操作的描述。

在图14A中，可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。此后，在接收第二命令CMD2之前，可以顺序地接收第三命令CMD3、第三地址ADDR3、第五命令CMD5和第五地址ADDR5(1401)。第三命令CMD3和第五命令CMD5可以是用于指示更改待存储数据的存储器区域的地址更改命令，并且第三地址ADDR3和第五地址ADDR5可以是用于更改存储器区域的更改地址。

在实施例中，为了将与第一地址ADDR1中包括的行地址相对应的存储器区域更改为另一存储器区域，可以从外部控制器接收第三命令CMD3和第三地址ADDR3。即，为了更改对第一数据DATA1进行编程的方案，可以接收地址更改命令和更改地址。

即使已经基于地址更改命令CMD3和更改地址ADDR3确定了待存储第一数据DATA1的存储器区域，但是该存储器区域也可以基于在地址更改命令CMD3和更改地址ADDR3之后接收的后续地址更改命令CMD5和后续更改地址ADDR5而更改。即，即使已经从外部控制器接收到地址更改命令CMD3和更改地址ADDR3，存储器装置100也可以从外部控制器接收后续地址更改命令CMD5和后续更改地址ADDR5，然后可以更改待存储第一数据DATA1的存储器区域。

因此，在接收第二命令CMD2(确认命令)之前，可以连续地从外部控制器接收地址更改命令CMD3和CMD5以及更改地址ADDR3和ADDR5，并且可以基于紧接在接收第二命令CMD2之前接收的更改地址ADDR5来确定待存储第一数据DATA1的存储器区域。即，可以基于紧接在接收第二命令CMD2之前接收的第五地址ADDR5中包括的更改行地址，来确定待存储第一数据DATA1的存储器区域。

参照图14B，可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。此后，在接收第二命令CMD2之前，可以顺序地接收第四命令CMD4、第四地址ADDR4、第四数据DATA4、第六命令CMD6、第六地址ADDR6和第六数据DATA6(1403)。第四命令CMD4和第六命令CMD6可以是用于指示更改页面缓冲器中存储的数据的数据更改命令，第四地址ADDR4和第六地址ADDR6可以是用于更改该数据的更改地址，并且第四数据DATA4和第六数据DATA6可以是用于替换现有数据的更改数据。

在实施例中，为了更改页面缓冲器组123中的页面缓冲器PB1至PBn中存储的数据，可以从外部控制器接收第四命令CMD4、第四地址ADDR4和第四数据DATA4。即，为了将第一数据DATA1更改为第四数据DATA4并且存储第四数据DATA4，可以接收数据更改命令CMD4、更改地址ADDR4和更改数据DATA4。

即使已经基于数据更改命令CMD4、更改地址ADDR4和更改数据DATA4，将第一数据DATA1更改为第四数据DATA4，第四数据DATA4也可以基于随后接收的后续数据更改命令CMD6、后续更改地址ADDR6和后续数据DATA6而被更改为第六数据DATA6。即，即使已经从外部控制器接收了数据更改命令CMD4、更改地址ADDR4和更改数据DATA4，存储器装置100也可以从外部控制器接收后续数据更改命令CMD6、后续更改地址ADDR6和后续数据DATA6，然后可以更改先前存储在与后续更改地址ADDR6相对应的页面缓冲器中的数据。

因此，在接收作为确认命令的第二命令CMD2之前，可以连续地接收数据更改命令CMD4和CMD6、更改地址ADDR4和ADDR6以及更改数据DATA4和DATA6，并且可以基于紧接在接收第二命令CMD2之前接收的更改数据DATA6来确定待存储在存储器区域中的数据。即，可以将紧接在接收第二命令CMD2之前接收的第六数据DATA6确定为待存储在与后续更改地址ADDR6相对应的存储器区域中的数据。

图15A和图15B是用于说明一起接收地址更改命令和数据更改命令的情况的示图。

参照图8A和图8B、图10以及图15A和图15B，图15A示出在已经接收了图8A描述的地址更改命令之后，接收图10描述的数据更改命令的情况，图15B示出在已经接收了图10描述的数据更改命令之后，接收图8A描述的地址更改命令的情况。

在描述图15A和图15B时，不再描述与图8A和图8B以及图10相同的操作。

在图15A和图15B中，第三命令CMD3可以是用于指示更改待存储数据的存储器区域的地址更改命令，第三地址ADDR3可以是用于更改存储器区域的更改地址，第四命令CMD4可以是用于指示更改页面缓冲器中存储的数据的数据更改命令，第四地址ADDR4可以是用于更改数据的更改地址，并且第四数据DATA4可以是用于替换现有数据的更改数据。

在图15A中，可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。此后，在接收第二命令CMD2之前，可以顺序地接收第三命令CMD3、第三地址ADDR3、第四命令CMD4、第四地址ADDR4和第四数据DATA4(1501)。

在实施例中，为了将与第一地址ADDR1中包括的行地址相对应的存储器区域更改为另一存储器区域，可以从外部控制器接收第三命令CMD3和第三地址ADDR3。即，为了更改对第一数据DATA1进行编程的方案，可以接收地址更改命令CMD3和更改地址ADDR3。

基于地址更改命令CMD3和更改地址ADDR3，确定待存储第一数据DATA1的存储器区域。然后，可以接收数据更改命令CMD4。即，即使已经从外部控制器接收了地址更改命令CMD3和更改地址ADDR3，存储器装置100也可以从外部控制器接收数据更改命令CMD4、更改地址ADDR4和更改数据DATA4，然后可以更改先前存储在与更改地址ADDR4相对应的页面缓冲器中的数据。

另外，当与数据更改命令CMD4一起接收的更改地址ADDR4中包括更改行地址时，待存储数据的存储器区域也可以与数据一起更改，即将待存储数据的存储器区域更改为与更改行地址和更改数据DATA4相对应的存储器区域。

因此，在接收作为确认命令的第二命令CMD2之前，可以在已经从外部控制器接收了地址更改命令CMD3和更改地址ADDR3之后接收数据更改命令CMD4、更改地址ADDR4和更改数据DATA4，并且不仅可以更改页面缓冲器中存储的数据，而且也可以更改待存储数据的存储器区域。即，可以基于在接收第二命令CMD2之前接收的第四地址ADDR4中包括的更改行地址来确定待存储第四数据DATA4的存储器区域。

在图15B中，可以通过图6的数据输入/输出线DQ从外部控制器顺序地接收第一命令CMD1、第一地址ADDR1和第一数据DATA1。此后，在接收第二命令CMD2之前，可以顺序地接收第四命令CMD4、第四地址ADDR4、第四数据DATA4、第三命令CMD3和第三地址ADDR3(1503)。

在实施例中，为了更改页面缓冲器组123中包括的页面缓冲器PB1至PBn中存储的数据，可以从外部控制器接收第四命令CMD4、第四地址ADDR4和第四数据DATA4。即，为了将第一数据DATA1更改为第四数据DATA4并且存储第四数据DATA4，可以接收数据更改命令CMD4、更改地址ADDR4和更改数据DATA4。

即使第一数据DATA1已经基于数据更改命令CMD4、更改地址ADDR4和更改数据DATA4被更改为第四数据DATA4，存储器装置100也可以从外部控制器接收地址更改命令CMD3和更改地址ADDR3。即，尽管已经通过与数据更改命令CMD4一起接收的更改地址ADDR4或者通过在接收数据更改命令CMD4之前接收的第一地址ADDR1确定了待存储第四数据DATA4的存储器区域，但是待存储第四数据DATA4的存储器区域也可能基于从外部控制器接收的地址更改命令CMD3而更改。

也就是说，基于作为地址更改命令的第三命令CMD3，可以根据第三地址ADDR3中包括的更改行地址来更改待存储第四数据DATA4的存储器区域。

因此，在接收作为确认命令的第二命令CMD2之前，可以在已经从外部控制器接收了数据更改命令CMD4、更改地址ADDR4和更改数据DATA4之后接收地址更改命令CMD3和更改地址ADDR3，并且不仅可以更改页面缓冲器中存储的数据，而且也可以更改待存储数据的存储器区域。即，可以基于在接收第二命令CMD2之前接收的第三地址ADDR3中包括的更改行地址来确定待存储第四数据DATA4的存储器区域。

图16是示出根据本公开的实施例的存储器装置的操作的流程图。

参照图16，在步骤S1601，存储器装置可以从存储器控制器接收设置命令。该设置命令可以指示对数据进行编程的方案。即，响应于设置命令，可以确定单层单元(SLC)方案、多层单元(MLC)方案、三层单元(TLC)方案或四层单元(QLC)方案，并且/或者可以响应于设置命令而确定页面编程方案、多平面方案或高速缓存编程方案。

在步骤S1603，存储器装置可以从外部控制器接收地址和数据。地址可以包括列地址和行地址。在步骤S1605，可以将数据存储在与地址中包括的列地址相对应的页面缓冲器中，并且可以将页面缓冲器中存储的数据编程到存储器单元阵列的区域中。

然而，在接收用于指示将页面缓冲器中存储的数据编程到存储器单元阵列的确认命令之前，可能接收到新命令。因此，在步骤S1607，在已经将数据存储在页面缓冲器中之后，可以确定存储器装置是否已经从外部控制器接收到确认命令。

当确定存储器装置已经接收到确认命令(在S1607中为“是”)时，在步骤S1609，存储器装置可以执行与响应于该确认命令而确定的命令相对应的操作。即，使用响应于设置命令而确定的编程方案，可以将页面缓冲器中存储的数据编程到存储器单元阵列中。

然而，当确定存储器装置尚未接收到确认命令(在S1607中为“否”)时，在步骤S1611，确定存储器装置是否已经从外部控制器接收到新命令。当确定存储器装置尚未接收新命令(在S1611中为“否”)时，进程可以返回到确定存储器装置是否已经接收到确认命令的步骤S1607。即，在接收到确认命令之前，可以确定存储器装置是否已经接收到新命令。

在步骤S1611，当确定存储器装置已经接收到新命令(在S1611中为“是”)时，在步骤S1613，存储器装置可以执行与新命令相对应的操作。新命令可以是用于更改待存储数据的存储器区域的地址更改命令，或者是用于更改页面缓冲器中存储的数据的数据更改命令。此后，进程返回到确定存储器装置是否已经接收到确认命令的步骤S1607。即，在接收到确认命令之前，可以更改待存储数据的存储器区域，并且可以更改页面缓冲器中存储的数据。

图17是示出根据本公开的实施例的存储器装置的操作的流程图。

图17示出当新命令是地址更改命令时的步骤S1613的子步骤。

在步骤S1701，存储器装置可以从外部控制器接收地址更改命令和更改地址。更改地址可以包括更改行地址。

也就是说，在接收到确认地址之前，可以接收用于更改待存储数据的存储器区域的地址更改命令，并且在步骤S1703，可以基于与地址更改命令一起接收的更改地址中包括的更改行地址来选择不同于先前选择的存储器区域的另一存储器区域。

当基于更改行地址已经更改了待存储数据的存储器区域时，存储器装置可以根据待存储数据的存储器区域来更改对数据进行编程的方案。

图18是示出根据本公开的实施例的存储器装置的操作的流程图。

图18示出当新命令是数据更改命令时的步骤S1613的子步骤。

在步骤S1801，存储器装置可以从外部控制器接收数据更改命令、更改地址和更改数据。数据更改命令可以用于指示更改临时存储在页面缓冲器中的数据。因此，在步骤S1803，响应于数据更改命令，存储器装置可以选择与更改地址中包括的更改列地址相对应的页面缓冲器。当选择了与更改列地址相对应的页面缓冲器时，在步骤S1805，存储器装置可以将更改数据存储在所选择的页面缓冲器中。

也就是说，可以选择页面缓冲器，并且可以将所选择的页面缓冲器中存储的数据更改为更改数据，或者可选地，可以将新数据存储在所选择的页面缓冲器中。

当将更改数据存储在所选择的页面缓冲器中时，在步骤S1807，存储器装置可以确定更改地址是否包括更改行地址。当确定更改地址包括更改行地址(在S1807中为“是”)时，在步骤S1809，可以基于更改地址中包括的更改行地址来选择不同于先前选择的存储器区域的另一存储器区域。即，响应于数据更改命令，可以更改页面缓冲器中存储的数据，同时也可以更改待编程更改数据的存储器区域。

图19是示出根据本公开的实施例的可以应用存储装置的固态驱动器(SSD)系统的示例的框图。

参照图19，SSD系统3000可以包括主机3100和SSD 3200。SSD3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。

在实施例中，SSD控制器3210可以执行以上参照图1描述的存储器控制器200的功能。

SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100与SSD 3200的接口的信号。例如，信号SIG可以通过诸如以下的各种接口中的至少一种来定义：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和/或高速非易失性存储器(NVMe)接口。

辅助电源3230可以通过电源连接器3002联接到主机3100。可以从主机3100向辅助电源3230提供电力PWR并且对辅助电源3230充电。当来自主机3100的电力传递不平稳时，辅助电源3230可以为SSD 3200供应电力。在实施例中，辅助电源3230可以位于SSD 3200内部或位于SSD 3200外部。例如，辅助电源3230可以设置在主板中并且可以向SSD 3200供应辅助电力。

缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和/或GRAM的各种易失性存储器中的任意一种，或者诸如FRAM、ReRAM、STT-MRAM和/或PRAM的各种非易失性存储器中的任意一种。

多个闪速存储器3221至322n中的每一个可以包括地址控制器。地址控制器可以响应于从SSD控制器3210接收的地址更改命令或数据更改命令而更改待存储数据的存储器区域或者页面缓冲器中存储的数据。

在实施例中，多个闪速存储器3221至322n可以在从SSD控制器3210接收用于指示开始编程操作的确认命令之前，接收地址更改命令或数据更改命令。此处，多个闪速存储器3221至322n中的每一个还可以与地址更改命令或数据更改命令一起接收更改地址。

闪速存储器3221至322n中的每一个选择与更改地址中包括的更改行地址相对应的存储器区域，因此更改从SSD控制器3210接收的数据编程方案。

根据本公开的实施例，提供了一种响应于新接收的命令，即设置命令，而重新选择待存储数据的存储器区域，因此使得能够更改数据编程方案的存储器装置和操作该存储器装置的方法。

尽管已经结合各个实施例示出和描述了本发明，但是本领域技术人员根据本公开将理解，可以进行各种修改。因此，本发明不受任何公开的实施例的限制或不限于任何公开的实施例。相反，本发明涵盖落入权利要求范围内的所公开实施例中的任意一个的所有修改和变型。